第3章FPGA结构与配置.ppt

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1、第3章 FPGACPLD结构与应用,EDA技术实用教程,FPGA-Field Programmable Gate Array CPLD-Complex Programmable Logic Device,3.1 概 述,基本PLD器件的原理结构图,3.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,EPLD 器件,CPLD器件,内嵌复杂功能模块的SoPC,3.1 概 述,3.1.2 可编程逻辑器件的分类,按集成度(PLD)分类,3.1 概 述,3.2 简单PLD原理,3.2.1 电路符号表示,常用逻辑门符

2、号与现有国标符号的对照,3.2.1 电路符号表示,图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示,图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示,3.2 简单PLD原理,3.2.2 PROM,图3-9 PROM基本结构：,其逻辑函数是：,3.2 简单PLD原理,3.2.2 PROM,图3-10 PROM的逻辑阵列结构,逻辑函数表示：,3.2 简单PLD原理,3.2.2 PROM,图3-11 PROM表达的PLD图阵列,图3-12 用PROM完成半加器逻辑阵列,3.2 简单PLD原理,3.2.3 PLA,图3-13 PLA逻辑阵列示意图,3.2 简

3、单PLD原理,3.2.3 PLA,图3-14 PLA与 PROM的比较,3.2 简单PLD原理,3.2.4 PAL,图3-15PAL结构：,图3-16 PAL的常用表示：,3.2 简单PLD原理,3.2.4 PAL,图3-17 一种PAL16V8的部分结构图,3.2 简单PLD原理,3.2.5 GAL,图3-18 GAL16V8的结构图,3.2.5 GAL,图3-19寄存器输出结构,图3-20寄存器模式组合双向输出结构,3.2 简单PLD原理,(1)寄存器模式。,3.2.5 GAL,图3-21 组合输出双向结构,图3-22 复合型组合输出结构,3.2 简单PLD原理,(2)复合模式。,3.2.

4、5 GAL,图3-23 反馈输入结构,图3-24输出反馈结构,图3-25 简单模式输出结构,(3)简单模式。,3.2 简单PLD原理,3.3 CPLD结构与工作原理,图3-26 MAX7000系列的单个宏单元结构,1、逻辑阵列块(LAB),图3-27-MAX7128S的结构,3.3 CPLD结构与工作原理,3.3 CPLD结构与工作原理,2、宏单元,逻辑阵列,乘积项选择矩阵,可编程寄存器,3.3 CPLD结构与工作原理,3、扩展乘积项,图3-28 共享扩展乘积项结构,（1）共享扩展项,图3-29 并联扩展项馈送方式,（2）并联扩展项,3.3 CPLD结构与工作原理,3.3 CPLD结构与工作原

5、理,4、可编程连线阵列,图3-30 PIA信号布线到LAB的方式,5、I/O控制块,图3-31-EPM7128S器件的I/O控制块,3.3 CPLD结构与工作原理,3.4 FPGA结构与工作原理,3.4.1 查找表,图3-33 FPGA查找表单元内部结构,图3-32 FPGA查找表单元,图3-34 FLEX FPGA内部结构,3.4.2 FLEX10K系列器件,3.4.2 FLEX10K系列器件,(1)逻辑单元LE。,图3-35 LE(LC)结构图,(1)逻辑单元LE,图3-36 进位链连通LAB中的所有LE,快速加法器,比较器和计数器,3.4.2 FLEX10K系列器件,(1)逻辑单元LE,

6、图3-37 两种不同的级联方式,3.4.2 FLEX10K系列器件,(2)逻辑阵列LAB(Logic Array Block),图3-38 FLEX10K LAB的结构图,(3)快速通道(FastTrack),3.4.2 FLEX10K系列器件,FastTrack遍布于整个FLEX10K器件，是一系列水平和垂直走向的连续式布线通道。,FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。,(4)I/O单元与专用输入端口,图3-39 IO单元结构图,(5)嵌入式阵列块EAB(Embedded Array Block),3.4.2 FLEX10K系列器件,图3-40 用EAB构成不

7、同结构的RAM和ROM,3.5.1 内部逻辑测试,3.5 FPGA/CPLD测试技术,3.5.2 JTAG边界扫描测试,图3-41 边界扫描电路结构,3.5.2 JTAG边界扫描测试,表3-1 边界扫描IO引脚功能,3.5.2 JTAG边界扫描测试,JTAG BST需要下列寄存器：,指令寄存器,旁路寄存器,边界扫描寄存器,用来决定是否进行测试或访问数据寄存器操作,这个1bit寄存器用来提供TDI和TDO的最小串行通道,由器件引脚上的所有边界扫描单元构成,3.5.2 JTAG边界扫描测试,图3-42 边界扫描数据移位方式,3.5.2 JTAG边界扫描测试,图3-43 JTAG BST系统内部结构

8、,图3-44 JTAG BST系统与与FLEX器件关联结构图,3.5.2 JTAG边界扫描测试,图3-45 JTAG BST选择命令模式时序,3.5.2 JTAG边界扫描测试,TAP控制器的命令模式,l SAMPLEPRELOAD指令模式。l EXTEST指令模式。l BYPASS指令模式。l IDCODE指令模式l USERCODE指令模式,3.5.3 嵌入式逻辑分析仪,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,1.ispLSI器件系列,ispLSI1000E系列,ispLSI2000E/2000VL/200VE系列,ispLSI5000V系列,is

9、pLSI 8000/8000V系列,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,2.ispLSI器件的结构与特点,采用UltraMOS工艺,系统可编程功能，所有的ispLSI器件均支持ISP功能,边界扫描测试功能,加密功能,短路保护功能,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,3.6.2 Xilinx公司的FPGA和CPLD器件系列,1.Virtex-4系列FPGA,面向逻辑密集的设计：Virtex-4 LX面向高性能信号处理应用：Virtex-4 SX面向高速串行连接和嵌入式处理应用：Virtex-4 FX,

10、2.Spartan器件系列,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,3.6.2 Xilinx公司的FPGA和CPLD器件系列,3.XC9500系列CPLD,4.Xilinx FPGA配置器件SPROM,5.Xilinx的IP核,逻辑核(LogiCORE),通用类,接口类,Alliance核,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,3.6.3 Altera公司FPGA和CPLD器件系列,1.Stratix II 系列FPGA,Stratix II提供了高速I/O信号和接口:专用串行/解串（SERDES）电路

11、动态相位调整（DPA）电路 支持差分I/O信号电平 提供外部存储器接口,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,3.6.3 Altera公司FPGA和CPLD器件系列,2.Stratix系列FPGA,3.ACEX系列FPGA,4.FLEX系列FPGA,5.MAX系列CPLD,6.Cyclone系列FPGA低成本FPGA,7.Cyclone II系列FPGA,8.Altera宏功能块及IP核,3.6.1 Lattice公司CPLD器件系列,3.6 FPGA/CPLD产品概述,3.6.4 Actel公司的FPGA器件系列,3.6.5 Altera公司的F

12、PGA配置方式与器件系列,表3-2 Altera FPGA常用配置器件,3.7 CPLD和FPGA的编程与配置,表3-3 图3-46接口各引脚信号名称,图3-46 10芯下载口,3.7.1 CPLD的ISP方式编程,3.7 CPLD和FPGA的编程与配置,图3-47 CPLD编程下载连接图,3.7.1 CPLD的ISP方式编程,3.7 CPLD和FPGA的编程与配置,图3-48 多CPLD芯片ISP编程连接方式,3.7.2 使用PC并行口配置FPGA,3.7 CPLD和FPGA的编程与配置,图3-49 PS模式，FLEX10K配置时序,3.7.2 使用PC并行口配置FPGA,图3-50 多FP

13、GA芯片配置电路,3.7.2 使用PC并行口配置FPGA,3.7 CPLD和FPGA的编程与配置,图3-51 FPGA使用EPC配置器件的配置时序,3.7.2 使用PC并行口配置FPGA,3.7 CPLD和FPGA的编程与配置,图3-52 FPGA的配置电路原理图（注，此图来自Altera资料，中间一上拉线应串1K电阻）,3.7.3 用专用配置器件配置FPGA,图3-53 EPC2配置FPGA的电路原理图,3.7.4 使用单片机配置FPGA,3.7 CPLD和FPGA的编程与配置,图3-54 MCU用PPS模式配置FPGA电路,3.7.4 使用单片机配置FPGA,3.7 CPLD和FPGA的编

14、程与配置,图3-55 单片机使用PPS模式配置时序,3.7.4 使用单片机配置FPGA,3.7 CPLD和FPGA的编程与配置,图3-56 用89C52进行配置,3.7.5 使用CPLD配置FPGA,3.7 CPLD和FPGA的编程与配置,缺点,1、速度慢，不适用于大规模和高可靠的FPGA配置；2、容量小，单片机引脚少，不适合接大的ROM以存储较大的配置文件；3、体积大，成本和功耗都不利于相关的设计。,习 题,习题3-1 OLMC有何功能？说明GAL是怎样实现可编程组合电路与时序电路的。习题3-2 什么是基于乘积项的可编程逻辑结构？习题3-3 什么是基于查找表的可编程逻辑结构？习题3-4 FL

15、EX10K系列器件中的EAB有何作用？习题3-5 与传统的测试技术相比，边界扫描技术有何优点？习题3-6 介绍编程与配置这两个概念。习题3-7 请参阅相关资料，并回答问题：如本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器件归类为FPGA，那么，APEX系列属于什么类型PLD器件？MAX II系列又属于什么类型的PLD器件？,实 验 与 设 计,单片机或CPLD及EPROM配置FPGA电路设计 根据图3-49和图3-56设计一个可对EPF10K20配置的电路，其中的配置文件存储器可以用EPROM(如27C512)担任，配置控制器用EPM7128S或89C51来担任，要求EPROM能放置4个配置文件，由CPLD或单片机通过控制EPROM地址线的方式，根据接受命令的方式对FPGA配置不同的配置文件。注：本实验可作为一个毕业设计项目。,