模拟集成电路设计基础.ppt

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1、2023/11/15,模拟集成电路设计基础,1,集成电路设计基础,山东大学 信息学院 刘志军,2023/11/15,模拟集成电路设计基础,2,网络下载的地址：【PPT】集成电路设计基础文件格式:PPT/Microsoft Powerpoint-HTML版集成电路设计理论基础 集成电路基本工艺 集成电路设计相关器件工艺 集成电路版图设计 集成器件模型 集成电路电路级模拟工具 模拟与数字集成电路基本电路 集成电路硬件描述语言 集成电路器件封装与测试 集成电路设计工具 第1章 集成电路设计导论.202.194.14.235/dpdzxl/PPT2/1.ppt 5078K 2006-4-8 202.1

2、94.14.235上的更多结果【PPT】模拟集成电路设计基础文件格式:PPT/Microsoft Powerpoint-HTML版集成电路设计导论 1.1 集成电路的发展 1.2 集成电路的分类 1.3 集成电路设计步骤 1.4 集成电路设计方法.集成电路设计者的知识要求 集成电路是当今人类智慧结晶的最好载体 集成电路设计是一系列理论和技术的综合.要实现这个,2023/11/15,模拟集成电路设计基础,3,上次 第1章 集成电路设计导论,1.1 集成电路的发展1.2 集成电路的分类1.3 集成电路设计步骤1.4 集成电路设计方法1.5 电子设计自动化技术概论1.6 九天系统综述,2023/11

3、/15,模拟集成电路设计基础,4,第2章 集成电路材料、结构与理论,2.1 引言2.2 集成电路材料2.3 半导体基础知识2.4 PN结与结型二极管2.5 双极型晶体管2.6 金属半导体场效应晶体管MESFET2.7 MOS晶体管的基本结构与工作原理,2023/11/15,模拟集成电路设计基础,5,2.1 引言 集成电路设计者的知识要求,集成电路是当今人类智慧结晶的最好载体集成电路设计是一系列理论和技术的综合。要实现这个集成，首先要对这些材料、理论、结构、技术与工艺进行全面而深入的理解。,2023/11/15,模拟集成电路设计基础,6,理论和技术的“集大成”者。,集成电路具有强大无比的功能是由

4、于重要的 材料特性重大的 理论发现奇特的 结构构思巧妙的 技术发明不倦的 工艺实验。,2023/11/15,模拟集成电路设计基础,7,2.2 集成电路材料 导体、半导体和绝缘体,电气系统 主要应用导体绝缘体集成电路 制造应用导体半导体绝缘体,2023/11/15,模拟集成电路设计基础,8,集成电路制造所应用到的材料分类,2023/11/15,模拟集成电路设计基础,9,铝、金、钨、铜等金属和镍铬等合金在集成电路工艺中的功能,（1）构成低值电阻；（2）构成电容元件的极板；（3）构成电感元件的绕线；（4）构成传输线（微带线和共面波导）的导体结构；（5）与轻掺杂半导体构成肖特基结接触；（6）与重掺杂半

5、导体构成半导体器件的电极的欧姆接触；（7）构成元器件之间的互连；（8）构成与外界焊接用的焊盘。,2023/11/15,模拟集成电路设计基础,10,绝缘体SiO2、SiON、Si3N4等硅的氧化物和氮化物在集成电路工艺中的功能,（1）构成电容的介质；（2）构成MOS（金属-氧化物-半导体）器件的栅绝缘层；（3）构成元件和互连线之间的横向隔离；（4）构成工艺层面之间的垂直向隔离；（5）构成防止表面机械损伤和化学污染的钝化层。,2023/11/15,模拟集成电路设计基础,11,制作集成电路的硅、锗等都是 晶体。胶等都是非晶。晶体中原子按一定的距离在空间有规律的排列。硅、锗均是四价元素，原子的最外层轨

6、道上具有四个价电子。价电子不局限于单个原子，可以转移到相邻的原子上去，这种价电子共有化运动就形成了晶体中的共价键结构。,2.3 半导体基础知识 半导体的晶体结构,2023/11/15,模拟集成电路设计基础,12,本征半导体是一种完全纯净的、结构完整的半导体晶体。在热力学温度零度和没有外界能量激发时，由于价电子受到共价键的束缚，晶体中不存在自由运动的电子，半导体是不导电的。当温度升高或受到光照等外界因素的影响时，某些共价键中的价电子获得了足够的能量，跃迁到导带，成为自由电子。同时，在共价键中留下相同数量的空穴。空穴是半导体中特有的一种粒子（带正电），与电子的电荷量相同。半导体中存在两种载流子：带

7、q电荷的空穴和带q电荷的自由电子。,本征半导体,2023/11/15,模拟集成电路设计基础,13,在本征半导体中掺入微量的杂质原子将会得到 杂质半导体杂质半导体的导电性能相对于本征半导体发生显著改变，由此制造出人们所期望的各种性能的 半导体器件根据掺入杂质性质的不同，杂质半导体可以分为 P型半导体 N型半导体,杂质半导体,2023/11/15,模拟集成电路设计基础,14,本征半导体硅中掺入少量的3价元素，如硼、铝或铟等，就可以构成 P型半导体。3价杂质的原子很容易接受价电子，所以称它为“受主杂质”。在P型半导体中，空穴为多数载流子，电子为少数载流子。,P型半导体,2023/11/15,模拟集成

8、电路设计基础,15,本征半导体硅中掺入少量的5价元素，如磷、砷和锑等，就可以构成N型半导体。5价杂质的原子很容易释放出价电子，所以称它为“施主杂质”。在N型半导体中，电子为多数载流子，空穴为少数载流子。,N型半导体,2023/11/15,模拟集成电路设计基础,16,半导体的特性（1）,（1）掺杂特性 掺杂可明显改变半导体的电导率。如室温30时，在纯净锗中掺入亿分之一的杂质，电导率会增加几百倍。掺杂可控制半导体的电导率，制造出各种不同的半导体器件。（2）热敏特性 半导体受热时，其导电能力发生显著的变化。利用这种效应可制成热敏器件。另一方面热敏效应会使半导体的热稳定性下降，所以由半导体构成的电路中

9、常采用温度补偿等措施。（3）光敏特性 光照也可改变半导体的电导率，通常称之为半导体的光电效应。利用光电效应可以制成光敏电阻、光电晶体管、光电耦合器 等。,2023/11/15,模拟集成电路设计基础,17,半导体的特性（2）,（4）利用金属与掺杂的半导体材料接触，可以形成肖特基二极管和MESFET（金属-半导体场效应晶体管）与HEMT（高电子迁移率晶体管）等器件。（5）对不同区域的半导体材料进行不同类型和浓度掺杂，可以形成PN结二极管、PIN型二极管（这里I表示本征半导体）和PNP、NPN等各类结型晶体管。（6）利用金属-氧化物-半导体结构，可以形成PMOS、NMOS和CMOS场效应晶体管。,2

10、023/11/15,模拟集成电路设计基础,18,2.4 PN结与结型二极管 PN结的形成,在完整的晶体上，利用掺杂方法使晶体内部形成相邻的P型半导体 区和 N型半导体 区，在这两个区的交界面处就形成了下图所示的 PN结,2023/11/15,模拟集成电路设计基础,19,平衡状态下的PN结,P区中的空穴向N区扩散，在P区中留下带负电荷的受主杂质离子；而N区中的电子向P区扩散，在N区中留下带正电荷的施主杂质离子。,由P区扩散到N区的空穴与N区的自由电子复合。同样，由N区扩散到P区的自由电子与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层，这就是PN

11、结。,2023/11/15,模拟集成电路设计基础,20,漂移运动和扩散运动（1）,在耗尽区中正负离子形成了一个内建电场，方向从带正电的N区指向带负电的P区。这个电场阻止扩散运动继续进行，另方面将产生漂移运动，即进入空间电荷区的空穴在内建电场作用下向P区漂移，自由电子向N区漂移。,2023/11/15,模拟集成电路设计基础,21,漂移运动和扩散运动（2）,漂移运动和扩散运动方向相反。在开始扩散时，内建电场较小，阻止扩散的作用较小，扩散运动大于漂移运动。随着扩散运动的继续进行，内建电场不断增加，漂移运动不断增强，扩散运动不断减弱，最后扩散运动和漂移运动达到动态平衡，空间电荷区的宽度相对稳定下来，不

12、再扩大，一般只有零点几微米至几微米。动态平衡时，扩散电流和漂移电流大小相等、方向相反，流过PN结的总电流为零。,2023/11/15,模拟集成电路设计基础,22,PN结型二极管的伏安特性,2023/11/15,模拟集成电路设计基础,23,结型半导体二极管方程,ID 二极管的电流IS 二极管的反向饱和电流,Q 电子电荷,VD 二极管外加电压,方向定义为P电极为正,N电极为负。K 波尔兹曼常数，T 绝对温度。,2023/11/15,模拟集成电路设计基础,24,PN结与二极管、双极型、MOS三极管的关系,PN结 是半导体器件的基本结构PN结存在于几乎所有种类的二极管、双极型三极管和 MOS器件之中。

13、,2023/11/15,模拟集成电路设计基础,25,肖特基结二极管,金属与掺杂半导体接触形成的肖特基结二极管金属与半导体在交界处形成阻挡层，处于平衡态的阻挡层对外电路呈中性 肖特基结阻挡层具有类似PN结的伏-安特性,基于GaAs（砷化镓）和InP（磷化铟）的MESFET和HEMT器件中，其金属栅极与沟道材料之间形成的结就属于肖特基结。,2023/11/15,模拟集成电路设计基础,26,欧姆型接触,半导体元器件引出电极与半导体材料的接触也是一种金属-半导体结我们希望这些结具有双向低欧姆电阻值的导电特性，也就是说，这些结应当是欧姆型接触 欧姆接触通过对接触区半导体的重掺杂来实现。理论根据是：通过对

14、半导体材料重掺杂，使集中于半导体一侧的结（金属中有更大量的自由电子）变得如此之薄，以至于载流子可以容易地利用量子隧穿效应相对自由地传输。,2023/11/15,模拟集成电路设计基础,27,2.5 双极型晶体管 双极型晶体管的基本结构,在半导体的晶体中形成两个靠得很近的PN结可构成双极型晶体管。这两个PN结将半导体分成三个区域，它们的排列顺序可以是N-P-N或者P-N-P。前者我们称之为NPN晶体管，后者称之为 PNP晶体管。三个区域分别称为发射区、基区和集电区，对应引出的电极分别称为发射极E、基极B和集电极C。E-B之间的PN结称为发射结，C-B之间的PN结称为集电结。,2023/11/15,

15、模拟集成电路设计基础,28,双极型晶体管的使用特点,一般在制作时，发射区的掺杂浓度远远高于基区和集电区；基区做的很薄（以微米甚至纳米计）；集电结的面积大于发射结的面积。因此，在使用时E、C两个电极是不能交换的。,2023/11/15,模拟集成电路设计基础,29,双极型晶体管原理图及符号,2023/11/15,模拟集成电路设计基础,30,双极型晶体管的四种运用状态,2023/11/15,模拟集成电路设计基础,31,放大工作状态下双极型晶体管的电流分配,高掺杂发射区的大量电子注入到基区，形成电子电流IE 注入到基区的电子，成为基区的非平衡少子，继续向集电结方向扩散 在扩散的过程中，有少部分的电子与

16、基区中的多子空穴复合、形成基极复合电流IB 大部分电子到达集电结边界，并在集电结电场吸引作用下，漂移到集电区形成集电极电子电流IC 电流放大倍数：F=IC/IB,2023/11/15,模拟集成电路设计基础,32,2.6 金属半导体场效应晶体管MESFET,在半绝缘 GaAs衬底上的N型GaAs 薄层为有源层有源层上面两侧的金属层有源层形成源极和漏极的欧姆接触沟道中间区域上的金属层与有源层形成栅极的肖特基接触,2023/11/15,模拟集成电路设计基础,33,增强型和耗尽型MESFET,由于肖特基势垒的耗尽区延伸进入有源层，使得沟道的厚度变薄。根据零偏压情况下沟道夹断的状况,可形成两种类型的ME

17、SFET：增强型和耗尽型。对于增强型MESFET，由于内在电势形成的耗尽区延伸到有源区的下边界，沟道在零偏压情况下是断开的。而耗尽型MESFET的耗尽区只延伸到有源区的某一深度，沟道为在零偏压情况下是开启的。,2023/11/15,模拟集成电路设计基础,34,2.7 MOS晶体管的基本结构,MOS（金属-氧化物-半导体）场效应晶体管，简称为MOS管，其核心结构是由导体、绝缘体与构成管子衬底的掺杂半导体这三层材料叠在一起形成的三明治结构 这一结构的基本作用是：在半导体的表面感应出与原掺杂类型相反的载流子，形成一条导电沟道。根据形成导电沟道的载流子的类型，MOS管被分为NMOS和PMOS。,202

18、3/11/15,模拟集成电路设计基础,35,NMOS晶体管基本结构与电路符号,2023/11/15,模拟集成电路设计基础,36,PMOS晶体管基本结构与电路符号,2023/11/15,模拟集成电路设计基础,37,CMOS工艺,所谓的CMOS则表示这样一种工艺和电路，其中NMOS和PMOS两种类型的MOS管制作在同一芯片上形成的电路结构。,2023/11/15,模拟集成电路设计基础,38,如果没有任何外加偏置电压，这时，从漏到源是两个背对背的二极管。它们之间所能流过的电流就是二极管的反向漏电流。在栅电极下没有导电沟道形成。如果把源漏和衬底接地，在栅上加一足够高的正电压，从静电学的观点看，这一正的

19、栅电压将要排斥栅下的P型衬底中的可动的空穴电荷而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型层。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。如果漏源之间有电位差，将有电流流过。外加在栅电极上的正电压越高，沟道区的电子浓度也越高，导电情况也越好。引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。,NMOS晶体管的基本工作原理,2023/11/15,模拟集成电路设计基础,39,增强型和耗尽型MOS器件,根据阈值电压不同，常把MOS器件分成增强型和耗尽型两种器件。对于N沟MOS器件而言，将阈值电压VT0 的器件称为增强型器件，阈值电压VT0

20、 的器件，称为耗尽型器件。PMOS器件和NMOS器件在结构上是一样的，只是源漏衬底的材料类型和NMOS相反，工作电压的极性也正好相反。在CMOS电路里，全部采用增强型的NMOS和PMOS。,2023/11/15,模拟集成电路设计基础,40,影响漏极电流Ids大小的因素,（1）源、漏之间的距离；（2）沟道宽度；（3）开启电压VT；（4）栅绝缘氧化层的厚度；（5）栅绝缘层的介电常数；（6）载流子（电子或空穴）的迁移率。,2023/11/15,模拟集成电路设计基础,41,MOS管的正常导电的三个区域,(1)“夹断”区：这时的电流是源漏间的泄漏电流；(2)“线性”区：弱反型区，这时漏极电流随栅压线性增加；(3)“饱和”区：沟道强反型，漏极电流与漏极电压无关。,2023/11/15,模拟集成电路设计基础,42,截止区：Ids 0，VgsVT0线性区：Ids，饱和区：Ids，0VgsVT Vds,MOS晶体管性能分析,2023/11/15,模拟集成电路设计基础,43,MOS器件电压-电流特性,2023/11/15,模拟集成电路设计基础,44,下次预习：,第3章 集成电路工艺简介,2023/11/15,模拟集成电路设计基础,45,本节结束（142）,谢谢！,2023/11/15,模拟集成电路设计基础,46,