数电课件第五章锁存器和触发器.ppt

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1、第五章 锁存器和触发器,5.1 双稳态存储单元5.2 锁存器5.3 触发器的电路结构和工作原理5.4 触发器的逻辑功能5.5 用Verilog HDL描述锁存器和触发器,掌握锁存器、触发器的电路结构和工作原理；熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能；正确理解锁存器、触发器的动态特性。,教学基本要求,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,有两个稳定的状态，从一个状态进入另一个状态必须施加足够大的外加作用力。其中的介稳态是一个不稳定的状态。,5.1.2 双稳态存储单元电路,1.电路结构,由两个非门的输入输出端交叉耦合。它与组合电路的根本区别在于，电路中有反馈

2、线。,电路有两个互补的输出端。Q端的状态定义为电路输出状态。,2.数字逻辑分析,电路的功能：电路具有记忆1位二进制数据的功能。,如 Q=1,1,1,0,0,1,如 Q=0,0,0,1,1,0,3.模拟特性分析,图中两个非门的传输特性,5.2 锁存器,锁存器与触发器区别与联系,共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,不同点：,锁存器对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,5.2.1 SR 锁存器,1.基本SR锁存器,1）电路结构,由

3、两个或非门的输入输出端交叉耦合。它与组合电路的根本区别在于，电路中有反馈线。,有二个输入端：R(复位)、S(置位)，高有效。,表达式左边和右边的Q含义不同，左边为次态，右边为初态。初态：R、S信号作用前Q端的状态，初态用Q n表示。次态：R、S信号作用后Q端的状态次态用Q n+1表示。,2）工作原理,R=1，S=0,锁存器处于0态，置0（复位）,R=0，S=1,锁存器处于1态，置1（置位）,R=0，S=0,R=1，S=1,状态保持,在这种状态下，当R、S信号同时由“1”“0”后，由于G1、G2传输时间不等，输出状态将不能确定。（应避免这种情况）。,SR锁存器约束条件:SR=0,3）逻辑功能表,

4、4）工作波形,5）用与非门构成的基本SR锁存器,a.电路图,b.功能表,c.国标逻辑符号,约束条件:S R=0,运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出,6）基本SR锁存器的应用,2.逻辑门控SR锁存器,1）电路结构及逻辑符号,基本SR锁存器,使能信号控制门电路,2）工作原理,S=0，R=0：Qn+1Qn,S=1，R=0：Qn+11,S=0，R=1：Qn+10,S=1，R=1：Qn+1,E=1：Q3=S，Q4=R，状态随R、S的变化发生变化。,E=0：状态不变；,5.2.2 D 锁存器,1.逻辑门控D锁存器,1）逻辑电路图与符号,与门控SR锁存器的区别？,门控SR锁存器,2）逻辑功

5、能,E=0：输出保持。,E=1：,Q=D,2.传输门控D锁存器,(a)电路结构,(b)E=1时，TG1 导通，TG2 断开。Q=D。,E=0时，TG2 导通，TG1 断开。Q 保持不变。,(c)工作波形,3.D锁存器的动态特性（略）,4.典型集成电路,74HC/HCT373 八D锁存器内部电路,74HC/HCT373 八D锁存器功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,1.电路结构,主锁存器与从锁存器结构相同。,TG1和TG4的工作状态相同。,TG2和TG3的工作状态相同。,2.工作原理,(1)CP=0时:,

6、TG1导通，TG2断开；输入信号D 送入主锁存器。Q跟随D端的状态变化，使Q=D。,TG3断开，TG4导通；从锁存器维持在原来的状态不变。,(2)CP由0跳变到1:,TG1断开，TG2导通输入信号D 不能送入主锁存器。主锁存器维持原态不变。,TG3导通，TG4断开从锁存器Q的信号送Q端。触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。,3.典型集成电路,74HC/HCT74 中D触发器的逻辑图,74HC/HCT74的逻辑符号和功能表,具有直接置1、直接置0，正边沿触发的D功能触发器,5.3.2 维持阻塞触发器,1.电路结构与工作原理,根据 确定触发器的状态,CP=0,D 信号进入触发器

7、,为状态刷新作好准备。,0,1,1,D,工作原理,当CP 由0 跳变为1,0,D,1,D,D,在CP脉冲的上升沿，触法器按此前的D信号刷新。,在CP=1期间,D,1,D,若D=1,1,0,0,1,Q20，Q31,Q2至G1的反馈线使G1封锁，使Q11，从而使Q2保持0。输出维持为1。该反馈线称置1维持线。,1,置1维持线,置0 阻塞线,1,Q2至G3的反馈线使Q3等于1，从而阻塞了D的输入的置0信号，称置0阻塞线。,在CP=1期间,D,1,D,若D=0,0,1,1,0,Q21，Q30,Q3至G4的反馈线使G4封锁，使Q41，从而既阻塞了D1的信号进入触发器，又与CP共同作用使Q3保持0。输出维

8、持为0。该反馈线称置1阻塞线、置0维持线。,0,置1阻塞线置0维持线,在CP=1期间，D信号的变化不影响整个触发器Q的状态，触发器状态只在CP脉冲的上升沿到来瞬间变化。,0,2.典型集成电路74LS74,5.3.3 利用传输延时的触发器（JK触发器）,5.3.4 触发器的动态特性,动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。,建立时间,保持时间,脉冲宽度,传输延时时间,传输延时时间,保持时间tH：保证D状态可靠地传送到Q,建立时间tSU：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。,最高触发频率fcmax：触发器内部都要完成

9、一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。,触发脉冲宽度tW：保证内部各门正确翻转。,传输延迟时间tPLH和tPHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间,5.4 触发器的逻辑功能,D 触发器,JK 触发器,T 触发器,SR 触发器,不同逻辑功能的触发器国际逻辑符号,触发器逻辑功能的描述方法,（2）特征方程：触发器次态Qn+1与输入信号及现态Qn之间关系的逻辑表达式称为触发器的特性方程。,（1）特征表：以触发器的现态和输入信号为变量，以次态为函数，描述它们之间逻辑关系的真值表。,（3）状态转换图：状态转换图表示触发器从一个状态变化到另一个状态或保持原状不

10、变时，对输入信号的要求。,5.4.1 D 触发器,1.特性表,2.特性方程,Qn+1=D,3.状态图,5.4.2 JK 触发器,3.状态转换图,1.特性表,2.特性方程,设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示，试画出输出端Q的波形。设触发器的初始状态为0。,5.4.3 T触发器,1.逻辑符号,3.特性方程,2.特 性 表,4.状态转换图,5.T 触发器（T1）,5.4.4 SR触发器,1.特性表,2.特性方程,3.状态图,5.4.4 D 触发器功能的转换,1.D 触发器构成J K触发器,2.D 触发器构成 T 触发器,Qn+1=D,3.D 触发器构成 T触发器,Q n+1=D,如何用JK触发器构成T触发器？,本 章 小 结,锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。触发器按逻辑功能分类有D触发器、JK触发器、T（T）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。,