数字逻辑第十八讲同步计数器.ppt

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1、同步计数器,二、同步计数器,1.同步二进制计数器1）同步二进制加法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T触发器。应控制触发器的输入端，即将触发器接成T触发器。只有当低位向高位进位时（即低位全1时再加1），令高位触发器的T=1，触发器翻转，计数加1。,二、同步计数器,1.同步二进制计数器1）同步二进制加法计数器,3位二进制同步加法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=1时，在下一个CP触发沿

2、到来时翻转。,FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,电路图,由于没有无效状态,电路能自启动。,推广到n位二进制同步加法计数器,驱动方程,输出方程,2）同步二进制减法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T 触发器。应控制触发器的输入端，即将触发器接成T触发器。只有当低位向高位借位时（即低位全0时再减1），令高位触发器的T=1，触发器翻转，计数减1。为此，只要将二进制加法计数器的输出由Q端改为 端,便成为同步二进制减法计数器了。,3位二进制同步减法计数器,选用3个CP下降沿触发的JK触发器，分别用FF

3、0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=0时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步减法计数器,驱动方程,输出方程,3位二进制同步可逆计数器,输出方程,电路图,4位集成二进制同步加法计数器74LS161/163,74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。,选用4个CP下降沿触发的JK触发器，用FF0、FF1、FF2、FF3表示。,状态图,输出方程：,时钟方程：,十

4、进制同步加法计数器,状态方程,电路图,比较得驱动方程,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,十进制同步减法计数器,选用4个CP下降沿触发的JK触发器，用FF0、FF1、FF2、FF3表示。,状态图,输出方程：,时钟方程：,状态方程,次态卡诺图,比较得驱动方程,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,电路图,集成十进制同步加法计数器74LS160,主要功能与74LS161基本相同，只是实现十进制计数。功能表和进位信号如下。CO=CTTQ3Q0=Q3Q0

5、,2）集成十进制同步加/减计数器74LS190,74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。,为异步置数控制端 为计数控制端D0D3为并行数据输入端Q0Q3为输出端 为加/减计数方式控制端CO/BO为进位/借位输出端 为行波时钟输出端,（1）异步置数 当=0时，与CP无关，立即置数。即D3D2D1D0=d3d2d1d0（2）计数功能：=0、=1 当=0时，对应CP脉冲上升沿，十进制加法计数。当=1时，对应CP脉冲上升沿，十进制减法计数。（3）保持功能：当 时，计数器保持原来的状态不变。,十进制同步可逆计数器,集成十进制同步计数器,集成十进制同步加法

6、计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。,4）用反馈置数法获得N进制计数器（1）计数器的置数功能 应先将计数器起始数据预先置入计数器。异步置数：与时钟脉冲CP没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。同步置数：输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置

7、入。,N进制计数器,利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。,清零、置数均采用同步方式的有74LS163；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；,（2）用反馈置数法获得N进制计数器,用S0，S1，S2，SN表示输入0，1，2，N个计数脉冲CP时计数器的状态。N进制计数器的计数工作状态为N个：S0，S1，S2,，SN-1 对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数控制端，使计数器返回到初始的预置数状态，即实现了N进制计数。对于同步置数：在输入第N-1个计数脉

8、冲CP时，利用状态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态，从而实现N进制计数。,反馈置数法获得N进制计数器的步骤,A）写出计数器状态的二进制代码。利用异步置数输入端获得N进制计数器时，写出SN对应的二进制代码。利用同步置数输入端获得N进制计数器时，写出SN-1对应的二进制代码。B）写出反馈归零函数。根据SN或SN-1写出置数端的逻辑表达式。C）画连线图。主要根据反馈置数函数画连线图。,例1 用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（2）求归零逻辑。（3）画连线图。,SN-1S12-1S1

9、11011,D0D3可随意处理,D0D3必须都接0,例2 用74LS161来构成一个十二进制计数器。,SNS121100,D0D3可随意处理,D0D3必须都接0,SN-1S111011,提高归零可靠性的方法,例3 用74LS160实现7进制计数器,解：用同步置数控制端归零。（思考：若用异步清零端归零如何实现？）（1）写出SN-1的二进制代码：SN-1=S7-1=S6=0110（2）写出反馈归零（置数）函数。设计数器从0开始计数，为此，应取D3D2D1D0=0000，故（3）画连线图。,同步大容量N进制计数器,异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计

10、数，即采用串行进位方式来扩展容量。同步计数器实现的方法：低位的进位信号高位的保持功能控制端（相当于触发器的T端）。有进位时，高位计数功能；无进位时，高位保持功能。,用2片74LS160实现100进制同步加法计数器,低位芯片（1）在计到9以前，其进位输出CO=Q3Q0=0，高位芯片（2）的CTT=0，保持原状态不变。当低位芯片（1）计到9时，其输出CO=1，即高位片的CTT=1，这时，高位芯片（2）才能接收到CP端输入的计数脉冲。所以，输入第10个计数脉冲时，低位片回到零状态，同时使高位片加1。,用2片74LS161实现50进制计数器,十进制数50对应的二进制数为0011 0010。所以，当计数

11、器计到50时，计数器的状态为Q3Q2Q1Q0Q3Q2Q1Q0=0011 0010。其反馈归零函数为这时，与非门输出低电平0，使两片74LS161同时被异步置0，从而实现了50进制计数。,同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。,12位二进制计数器（慢速计数方式）,12位二进制计数器（快速计数方式）,在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。,