数字系统(EDA)样卷.ppt

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1、,4 课程自测样卷1,1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。,一、单项选择题,数字系统设计样卷,（10小题，每题2分，共20分）,FPGA是基于乘积项结构的可编程逻辑器件FPGA是全称为复杂可编程逻辑器件基于SRAM的FPGA器件，在每次上电后必须进行一次配置在Altera公司生产的器件中，MAX7000系列属FPGA结构,4 课程自测-数字系统设计样卷,2.IP核在IC领域被理解为完成某种功能的设计，以版图方式提供的IP被称为()。,A.硬IP B.固IP C.软IP D.都不是,3.已成为IEEE标准的HDL语言有（）。,A.

2、VHDL和AHDL C.AHDL和Verilog HDLB.Verilog HDL 和VHDL D.只有Verilog HDL,4.本课程实验开发系统上的下载板所配置的目标芯片的型号是()。,A.FLEX10K系列 EPF10K10LC84-3 B.FLEX10KE系列 EPF10K30EFC484-1C.FLEX10K系列 EPF10K10LC84-4D.MAX7000系列 EPM7096LC84-7,4 课程自测样卷1,4 课程自测-数字系统设计样卷,5.在MAX+plusII中，所建立的原理图设计文件保存的后缀名是()。,A.*.tdf B.*.gdf C.*.vhd D.*.scf,6

3、.下列对现代EDA技术基本特点的描述中，错误的是（）。,A.支持硬件描述语言进行设计B.普遍采用标准化和开发性框架结构C.具有高层综合和优化功能D.完全支持软、硬件协同设计,A.非阻塞赋值语句的赋值符号为“=”B.阻塞赋值语句在语句块结束时才完成赋值操作C.非阻塞赋值语句在在该语句块结束时就立即完成赋值操作D.阻塞赋值语句的赋值符号为“=”,7.下列对阻塞与非阻塞赋值语句的描述中，正确的是（）。,4 课程自测样卷1,4 课程自测-数字系统设计样卷,8.在下面的程序段中，当address的值等于5b0 x000时，问casex执行完后，输出out的值等于()。casex(address)5b00

4、?1:out=2b11;5b01?:out=2b10;5b10?00:out=2b01;default:out=2b00endcase,Aout=2b1 Cout=2b01 Bout=2b10 Dout=2b00,4 课程自测样卷1,4 课程自测-数字系统设计样卷,9.下列关于Verilog HDL的标识符及数据定义的说法中，错误的是（）。,ACOUNT和count是两个不同的标识符 Bwait、initial、4sum都是非法的标识符定义C16、d2a、b0 x110 都是错误的整形数定义DModule不是Verilog 的关键字,10.以下哪个选项是Verilog HDL语言支持的三种基本

5、描述方式（）。数据流描述 门级描述 行为描述 结构描述 过程描述 功能描述,A C B D,4 课程自测样卷1,4 课程自测-数字系统设计样卷,1.将PLD按结构特点来分类，可分为()和()两大类。,二、填空题,（18个空，每空1分，共18分）,2ASIC的中文全称是()。,3EDA技术经历了()、()、EDA三个发展阶段。,4.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入功能仿真综合适配()()在线测试。,5Verilog HDL所提供的两大物理数据类型是：()、()。,4 课程自测样卷1,4 课程自测-数字系统设计样卷,6在MAX+plusII中，Simulator

6、所代表的含义是(),Create Default Symbol所代表的含义是()。,7在MAX+plusII 中利用Verilog HDL语言建立文本文件时，保存的文件名称必须和()一致。所建立的波形仿真文件的后缀名为()。,8若A=5b11001,则A2得到的结果是(),|A得到的结果()。,9若A=5b11001，B=5b101x1,则A&B=()。,10若a=5b11x01,b=5b11x01,则，a=b得到的结果是()。,11若a=1b1,b=2b00,c=3b101,则a,2b,c=()。,4 课程自测样卷1,4 课程自测-数字系统设计样卷,1.SoC,三、名词解释,（4小题，每题3

7、分，共12分）,2综合,3布局,4.功能仿真,4 课程自测样卷1,4 课程自测-数字系统设计样卷,1.什么是PLD?PLD按集成度如何分类？,四、简答题,（3小题，每题5分，共15分),2什么是ISP技术？其优点是什么？,4 课程自测样卷1,4 课程自测-数字系统设计样卷,3.什么是Top_down设计？,4 课程自测样卷1,4 课程自测-数字系统设计样卷,五、编程题,（6小题，共35分),line1 module FA(a,b,cin,sum,cout);line2 input cin;line3 input 3:0 a,b;line4 output sum,cout;line5 reg c

8、out;line6 always(a or b or cin);line7(cout,sum)=a+b+cin;line7 endmodule,1.如下所示的四位全加器的Verilog程序中共有四处错误，找出，并改正(其中的line1line7指第1行到第7行)。（4分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,module mux2_1(_);（1分）input _;（1分）output_;（1分）assign _;（2分）endmodule,2.对照右图，将如下Verilog 程序补充完整。(5分),4 课程自测样卷1,4 课程自测-数字系统设计样卷,module updown

9、_count(d,clk,clear,load,up_down,qd);input 3:0 d;input clk,clear,load,up_down;output 3:0 qd;reg3:0 qd;always(posedge clk)beginif(!clear)qd=4h00;else if(load)qd=d;else if(up_dwon)qd=qd+1;else qd=qd-1;endendmodule,3.分析如下Verilog 程序所描述的逻辑功能。（5分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,4.写出下图所示电路的Verilog 结构描述程序。（5分）,4

10、课程自测样卷1,4 课程自测-数字系统设计样卷,5.某控制电路的输入(rst,clk)与输出(Count_en,Count_load)的时序关系如下图所示，试写出能够实现该电路功能的Verilog模块程序。(8分),4 课程自测样卷1,4 课程自测-数字系统设计样卷,6.下面所列为半加器的Verilog程序代码，对照如下所示的由此半加器构成的全加器电路原理图，用调用半加器模块的方式编写全加器(模块名为：FA)的Verilog模块(假定半加器HA模块与全加器模块FA存放为同一路径下的两个不同文件)。（8分）,module HA(A,B,S,C);input A,B;output S,C;xor(

11、S,A,B);and(C,A,B);endmodule,4 课程自测样卷1,4 课程自测-数字系统设计样卷,end,1.下面关于Verilog HDL语言的说明中，错误的是（）。,一、单项选择题,数字系统设计样卷,（10小题，每题2分，共20分）,Verilog HDL语言既是一种行为描述语言又是一种结构描述语言Verilog HDL程序是由模块构成的。每个模块实现特定的功能，模块可以进行层次嵌套Verilog HDL语言是在C语言的基础发展而来的，又与C语言有着本质的区别Verilog HDL 语言是1985年在美国国防部的支持下推出的超高速集成电路硬件描述语言,4 课程自测样卷1,4 课程

12、自测-数字系统设计样卷,2.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是()。,CPLD即是现场可编程逻辑器件的英文简称CPLD是基于查找表结构的可编程逻辑器件早期的CPLD是从GAL的结构扩展而来在Altera公司生产的器件中，FLEX10K 系列属CPLD结构,3.本课程实验开发系统上的下载板所配置的目标芯片的型号是()。,FLEX10K系列 EPF10K10LC84-3FLEX10K系列 EPF10K10LC84-4FLEX10KE系列 EPF10K30EFC484-1MAX7000系列 EPM7096LC84-7,4 课程自测样卷1,4

13、课程自测-数字系统设计样卷,4.在利用Verilog HDL语言建立文本设计文件时，保存的文件的后缀名是()。,A.*.v B.*.vhd C.*.tdf D.*.vo,5.IP核在IC领域被理解为完成某种功能的设计，以HDL方式提供的IP被称为()。,A.硬IP B.固IP C.软IP D.都不是,VHDL和AHDL Verilog HDL 和VHDLAHDL和Verilog HDL 只有Verilog HDL,6.已成为IEEE标准的HDL语言有()。,4 课程自测样卷1,4 课程自测-数字系统设计样卷,7.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入()综合适配(

14、)编程下载硬件测试。功能仿真 时序仿真 逻辑综合 配置 引脚锁定,A B C D,8.下列对现代EDA技术的基本特点的描述中，错误的是()。,VHDL和AHDL Verilog HDL 和VHDLAHDL和Verilog HDL 只有Verilog HDL,4 课程自测样卷1,4 课程自测-数字系统设计样卷,9.下列关于Verilog HDL的标识符及数据定义格式的说法中，正确的是()。,Cout、data、and2、2_sum都是合法的标识符定义16、hzF、12da30、5b0 x110都是合法的整型数据定义MODULE 是Verilog 预定好的关键字SUM和sum是两个不同的标识符,1

15、0.在Verilog HDL语言中，下列关于任务和函数的描述，错误的是()。,任务只可在过程语句中调用，不能在连续赋值语句assign中调用函数可作为表达式中的一个操作数来调用，在过程赋值和连续赋值语句中均可以调用函数向调用它的表达式返回一个值任务可调用其函数，但不能调用其他任务,4 课程自测样卷1,4 课程自测-数字系统设计样卷,1.EDA技术经历了()、()、EDA三个发展阶段。,二、填空题,（15个空，每空1分，共15分）,2MAX+plusII是美国的()公司为自己的第三代PLD开发的集成EDA软件。,3Verilog HDL所提供的两大物理数据类型是：()、()。,4.在MAX+pl

16、usII 中，Complier所代表的含义是()，Create Default Symbol所代表的含义()。,5在MAX+plusII 中利用Verilog HDL语言建立文本文件时，保存的文件名称必须和()一致。,4 课程自测样卷1,4 课程自测-数字系统设计样卷,6若A=5b11001,则A2得到的结果是()，|A得到的结果是()。,7若A=5b11001，B=5b101x1,则A&B=()，A&B=()。,8若a=5b11x01,b=5b11x01,则，a=c得到的结果是()。,9若a=1b1,b=2b00,c=3b101,则2a,b,c=()。,10右图三态门用条件运算符可以描述为：

17、assign out=()。,4 课程自测样卷1,4 课程自测-数字系统设计样卷,1.ISP,三、名词解释,（5小题，每题3分，共15分）,2SoC,3综合,4 课程自测样卷1,4 课程自测-数字系统设计样卷,4.映射,5时序仿真,4 课程自测样卷1,4 课程自测-数字系统设计样卷,1.什么是PLD?PLD按集成度如何分类？,四、简答题,（3小题，每题5分，共15分),2什么是Top_down设计方式？,4 课程自测样卷1,4 课程自测-数字系统设计样卷,3.简述Verilog HDL提供的三种不同的描述方式？,4 课程自测样卷1,4 课程自测-数字系统设计样卷,五、编程题,（6小题，共35分

18、),line1 module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);line2 output a,b,c,d,e,f,g;line3 input D3,D2,D1,D0;line4 always(D3 or D2 or D1 or D0);line5 beginline6 case(D3,D2,D1,D0)line7 4d0:a,b,c,d,e,f,g=7b1111110;line8 4d1:a,b,c,d,e,f,g=7b0110000;line9 4d2:a,b,c,d,e,f,g=7b1101101;line10 4d3:a,b,c,d,e,f,g=7

19、b1111001;line11 4d4:a,b,c,d,e,f,g=7b0110011;line12 4d5:a,b,c,d,e,f,g=7b1011011;line13 4d6:a,b,c,d,e,f,g=7b1011111;,1.如右所示BCD码七段数码显示译码器的Verilog程序中共有四处错误，找出，并改正(其中的line1line19指第1到第19行)。（4分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,line14 4d7:a,b,c,d,e,f,g=7b1110000;line15 4d8:a,b,c,d,e,f,g=7b1111111;line16 4d9:a,b,c

20、,d,e,f,g=7b1111011;line17 default:a,b,c,d,e,f,g=7bx;line18 endline19 endmodule,4 课程自测样卷1,4 课程自测-数字系统设计样卷,module gate1(_);（1分）input _;（1分）output_;（1分）assign _;（2分）endmodule,2.对照右图，将如下Verilog 程序补充完整。(5分),4 课程自测样卷1,4 课程自测-数字系统设计样卷,module voter7(pass,vote);output pass;input6:0 vote;reg2:0 sum;integer i;

21、reg pass;always(vote)beginsum=0;for(i=0;i=6;i=i+1)if(votei)sum=sum+1;if(sum2)pass=1;else pass=0;endendmodule,3.分析如下Verilog 程序所描述的逻辑功能。（5分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,4.写出下图所示电路的Verilog结构描述程序。（5分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,5.下图所示为4位移位寄存器电路，在always过程语句里，利用阻塞或非阻塞赋值语句写出相对应的Verilog程序。（8分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,6.下面所列分别为构成一个8位累加器的两个子模块的Verilog 程序代码。由这两个子模块构成的8累加器的原理图如下。请参照此图，用调用模块的方式编写Verilog 程序来实现此8位累加器(模块名为：ACC)。（8分）,4 课程自测样卷1,4 课程自测-数字系统设计样卷,图,4 课程自测样卷1,4 课程自测-数字系统设计样卷,end,