微机原理第02章2外部特性.ppt

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1、第2章(2),第2章：微处理器外部特性,教学重点最小组态下的基本引脚最小组态下的总线形成最小组态下的总线时序,第2章：2.1 8088/8086的引脚信号和总线形成,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,有效电平,三态能力,信号的流向,引脚的功能,第2章：2.1.1 8088/8086的两种组态模式,两种组态构成两种不同规模的应用系统最小组态模式构成小规模的应用系统

2、8088/8086本身提供所有的系统总线信号最大组态模式构成较大规模的应用系统，例如可以接入数值协处理器80878088/8086和总线控制器8288共同形成系统总线信号,第2章：2.1.1 8088的两种组态模式（续）,两种组态利用MN/MX*引脚区别MN/MX*接高电平为最小组态模式MN/MX*接低电平为最大组态模式两种组态下的内部操作并没有区别IBM PC/XT采用最大组态本书以最小组态展开基本原理,8086CPU的引脚信号,8086CPU采用双列直插式的封装形式，具有40条引脚。8086的引脚信号（括号中为最大模式下的名称）,第2章：8088的引脚图,8086与8088引脚的区别,80

3、88的第28脚为IO/M*，8086为M/IO*，主要是为了使前者能与8位微处理器8080/8085 相兼容的缘故。8088的第34引脚为SS0*，8086为BHE*/S7，这是因为8086 有16根数据线，可以用高、低8位总线分别进行一个字节的传送，也可以同时进行两个字节的传送。,第2章：2.1.2 最小组态的引脚信号,分类学习这40个引脚（总线）信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,第2章：1.数据和地址引脚,AD7 AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储

4、器或I/O端口的低8位地址A7 A0其他时间用于传送8位数据D7 D0,第2章：1.数据和地址引脚（续1）,A15 A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15 A8,第2章：1.数据和地址引脚（续2）,A19/S6 A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19 A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6 S3,第2章：2.读写控制引脚,ALE（Address Latch Enable）地址锁存允许

5、，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7 AD0和A19/S6 A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来,第2章：2.读写控制引脚（续1）,IO/M*（Input and Output/Memory）I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15 A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19 A0提供20位存储器地址,第2章：2.读写控制引脚（续2）,WR*（Write）写控制，输出、三态、低电平有效有效

6、时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,第2章：2.读写控制引脚（续3）,IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期,第2章：2.读写控制引脚（续4）,READY存储器或I/O口就绪，输入、高电平有效总线操作周期中，CPU会测试该引脚如果测到高有效，CPU直接进入下一步如果测到无效，CPU将插入等待周期等待周期中仍然要监测READY信号，确定是否继续插入等待周期,第2章：2.读写控制引脚（续5）,DEN*（Data Enable）数据允许，输出、三态、低电平

7、有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,第2章：2.读写控制引脚（续6）,SS0*（System Status 0）最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：1.取指5.中断响应2.存储器读6.I/O读3.存储器写7.I/O写4.过渡状态8.暂停,2.读写控制引脚（续7）,BHE*/S7（Bus High Enable/S

8、tatus）8086CPU:高8位数据允许/状态复用信号输出引脚，输出。分时输出有效信号，表示高8为数据线D15D8上的数据有效和S7 状态信号，但S7未定义任何实际意义。,BHE*/S7和A0的代码组合和操作,8086系统的存储结构,第2章：3.中断请求和响应引脚,INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该中断请求是否响应受控于IF（中断允许标志）、可以被屏蔽掉,第2章：3.中断请求和响应引脚（续1）,INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR

9、引脚的中断请求已被CPU响应，CPU进入中断响应周期,第2章：3.中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效表示外界向CPU申请不可屏蔽中断该中断请求不能被CPU屏蔽，所以优先级别高于INTR（可屏蔽中断）,主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障,第2章：4.总线请求和响应引脚,HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,第2章：4.总线请

10、求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（总线响应），输出、高电平有效有效表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,第2章：5.其它引脚,RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,第2章：5.其它引脚（续1）,CLK（C

11、lock）时钟输入系统通过该引脚给CPU提供内部定时信号8088的标准工作时钟为5MHzIBM PC/XT机的8088采用了4.77MHz的时钟，其时钟周期约为210ns,第2章：5.其它引脚（续2）,Vcc电源输入，向CPU提供5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态,第2章：5.其它引脚（续3）,TEST*测试，输入、低电平有效使用协处理器8087时，通过该引脚和WAIT指令，可使8088与8087的操作保持同步,第2章：“引脚”小结,CPU引脚是系统总线的基本

12、信号可以分成三类信号8位数据线：D0 D720位地址线：A0 A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND,第2章：“引脚”提问,提问之一：CPU引脚是如何与外部连接的呢？解答：总线形成提问之二：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答：总线时序,第2章：2.1.3 最小组态的总线形成,（1）20位地址总线采用3个三态透明锁存器8282进行锁存和驱动（2）8位数据总线采用数据收发器8286进行驱动（3）系统控制信号由8088引脚直接提供,补充,8086CPU最小模式下的典型配

13、置,第2章：2.1.3 最小组态的总线形成,第2章：1.20位地址总线的形成,采用3个8282进行锁存和驱动Intel 8282是三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片373三态输出：输出控制信号有效时，允许数据输出；无效时，不允许数据输出，呈高阻状态透明：锁存器的输出能够跟随输入变化,第2章：2.8位数据总线的形成,采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，类似功能的器件还有Intel 8287、通用数字集成电路245等另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路244就是一个常用的双4位三态单向缓冲器,第2章：

14、3.系统控制信号的形成,由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/M*、WR*、RD*等其它信号的情况看详图,第2章：2.2 8088的总线时序,时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系CPU时序决定系统各部件间的同步和定时总线时序描述CPU引脚如何实现总线操作,什么是总线操作？,第2章：2.2 8088的总线时序（续1）,总线操作是指CPU通过总线对外的各种操作8088的总线操作主要有：存储器读、I/O读操作存储器写、I/O写操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti描述总线操

15、作的微处理器时序有三级指令周期 总线周期 时钟周期,什么是指令、总线和时钟周期？,第2章：2.2 8088的总线时序（续2）,指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程8088的基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时插入等待状态TwCPU进行内部操作，没有对外操作时，其引脚就处于空闲状态Ti,何时有总线周期？,演示,第2章：2.2 8088的总线

16、时序（续3）,任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期,如何实现同步？,第2章：2.2 8088的总线时序（续4）,总线操作中如何实现时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同

17、步操作,第2章：2.2.1 最小组态的总线时序,本节展开微处理器最基本的4种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期,第2章：存储器写总线周期,T1状态输出20位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7 D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,第2章：I/O写总线周期,T1状态输出16位I/O地址A15 A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7 D0T3和Tw状态检测数据

18、传送是否能够完成T4状态完成数据传送,第2章：存储器读总线周期,T1状态输出20位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,第2章：I/O读总线周期,T1状态输出16位I/O地址A15 A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,第2章：等待状态Tw,同步时序通过插入等待状态，来使速度差别较大的两部分保持同

19、步在读写总线周期中，判断是否插入Tw1.在T3的前沿检测READY引脚是否有效2.如果READY无效，在T3和它T4之间插入一个等效于T3的Tw，转13.如果READY有效，执行完该T状态，进入T4状态,演示,2.3 最大组态的引脚定义,8086/8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*3个状态信号LOCK*总线封锁信号QS1、QS0指令队列状态信号RQ*/GT0*、RQ*/GT1*2个总线请求/同意信号,S2*、S1*、S0*的编码意义,引脚,LOCK*(Lock)：总

20、线封锁输出信号，低电平有效，当该引脚输出低电平时，系统中其它总线部件就不能占用系统总线。LOCK*信号是由指令前缀LOCK产生的，在LOCK前缀后面的一条指令执行完毕之后，便撤消LOCK*信号。在8088/8086的2个中断响应脉冲之间，LOCK*信号也自动变为有效的低电平，以防止其它总线部件在中断响应过程中，占有总线而使一个完整的中断响应过程被中断。,引脚,RQ*/GT0*(1)(Request/Grant)：总线请求信号输入/总线允许信号输出，三态可供CPU以外的两个处理器，用来发出使用总线的请求信号和接收CPU对总线请求信号的应答。该引脚是双向的，请求与应答信号在同一引脚上分时传输，方向

21、相反。RQ*/GT0*比RQ*/GT1*的优先级高。,QS1 QS0组合功能,QS1 QS0 组合性能00无操作01从指令队列的第一个字节取走代码10队列为空11除第一个字节外，还取走了后续字节中的代码,2.3.1 8086CPU最大工作模式,最大模式和最小模式配置的主要差别：最大模式下多了8288总线控制器。,总线形成,系统地址总线采用三态锁存器8282 系统数据总线通过三态双向缓冲器8286形成和驱动 系统控制总线主要由总线控制器8288产生：如MEMR*、MEMW*、IOR*、IOW*、INTA*,第2章：什么是分时复用？,分时复用就是一个引脚在不同的时刻具有两个甚至多个作用最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数8088/8086CPU的数据地址线采用了总线复用方法,第2章：基本控制信号的组合方法,第2章：最小组态总线形成,第4章：周期介绍,第4章：等待状态Tw的插入,