常用组合逻辑模块.ppt
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1、1,4 组合逻辑电路(三),1、数据选择器2、VHDL语言介绍3、组合逻辑电路VHDL描述4、组合逻辑电路中的竞争与冒险,2,数据选择器,根据需要从多个输入中选择一个送到输出端的逻辑电路称为数据选择器,又称多路器。,3,数据选择器,4选1数据选择器的输出函数的逻辑表达式为:,实现2n选1的数据选择器的逻辑表达式为:,4,数据选择器,5,数据选择器,数据选择器的主要用途是根据需要由选择信号控制从多个数据输入中选择一个输出。数据选择器又称为多路复用器(multiplexer),简称MUX。MUX也是大规模可编程逻辑器件的基本单元之一。,6,数据选择器,1、实现多通道数据传送,例:用八选一和 四选一
2、MUX实现 32选1多路器。,常用MSI数据选择器的应用,真值表,7,数据选择器,32选1多路器逻辑电路连接图,74153,8,数据选择器,2、实现组合逻辑函数,多路器输出表达式:,确定Di方法:代数法、卡诺图法、真值表法,逻辑函数标准型:,9,数据选择器,例:用四选一多路器实现函数 F(A,B,C)=m(2,3,5,6),代数法:,解:选择AB作为选择控制变量,10,数据选择器,卡诺图法:,选择AB作为控制变量,F(A,B,C)=m(2,3,5,6),11,数据选择器,真值表法:,A B C F 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1
3、1 1 0 1 1 1 1 0,A B F,D0D1D2D3,12,数据选择器,例:用八选一多路器实现逻辑函数 F(A,B,C)=m(1,2,4,7),=m1D1+m2D2+m4D4+m7D7,D0=D3=D5=D6=0D1=D2=D4=D7=1,13,总结:用数据选择器实现逻辑函数的步骤:,选择MSI MUX芯片型号(若未指定);,选择控制变量;,对应控制变量作K图,并在K图中标注出Di;,若Di是多变量函数,可再用一级MUX实现Di;,写出Di的函数表达式。,数据选择器,14,VHDL介绍,VHDL:Very High Speed Integrated Circuit Hardware D
4、escription Language,即超高速集成电路硬件描述语言。,VHDL作为IEEE标准的硬件描述语言和EDA的重要组成部分,经过几十年的发展、应用和完善,以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段,在电子设计领域受到了普遍的认同和广泛的接受,成为现代EDA领域的首选硬件设计语言。专家认为,在新世纪中,VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。,VHDL的优点,用于设计复杂的、多层次的设计。支持设计库和设计的重复使用与硬件独立,一个设计可用于不同的硬件结构,而且设计时不必了解过多的硬件细节。有丰富的软件支持VHDL的综合和
5、仿真,从而能在设计阶段就能发现设计中的Bug,缩短设计时间,降低成本。VHDL有良好的可读性,容易理解。,VHDL介绍,VHDL与计算机语言的区别,运行的基础计算机语言是在CPURAM构建的平台上运行VHDL设计的结果是由具体的逻辑、触发器组成的数字电路执行方式计算机语言多是以串行的方式执行VHDL在总体上是以并行方式工作验证方式计算机语言主要关注于变量值的变化VHDL要实现严格的时序逻辑关系,VHDL介绍,17,VHDL介绍,库(LIBRARY)存放预先设计好的程序包和数据的集合体。程序包(PACKAGE)将已定义的数据类型、元件调用说明及子程序收集在一起,供VHDL设计实体共享和调用,若干
6、个包则形成库。,1、库、程序包,VHDL介绍,库以VHDL源文件的形式存在,主要有IEEE库、STD库、WORK库、ASIC库和用户自定义库五种。,IEEE库包括:STD_LOGIC_1164STD_LOGIC_ARITH是SYNOPSYS公司加入IEEE库程序包,包括:STD_LOGIC_SIGNED(有符号数)STD_LOGIC_UNSIGNED(无符号数)STD_LOGIC_SMALL_INT(小整型数)VHDL 87版本使用IEEE STD 1076-1987 语法标准VHDL 93版本使用IEEE STD 1076-1993 语法标准,VHDL介绍,例:LIBRARY IEEE 描述
7、器件的输入、输出端口数据类型中将要用到的IEEE的标准库中的STD_LOGIC_1164程序包。,20,VHDL介绍,格式:ENTITY 实体名 IS类属参数说明端口说明END 实体名;,规则:(1)类属参数说明必须放在端口说明之前,用于指定如矢量位数、延迟时间等参数。例如GENERIC(m:TIME:=1 ns);-说明m是一个值为1ns的时间参数则程序语句:tmp1=d0 AND se1 AFTER m;-表示d0 AND se1经1ns延迟后才送到tem1。,2、实体(ENTITY)说明,21,VHDL介绍,(2)端口说明是描述器件的外部接口信号的说明,相当于器件的引脚说明。其格式为:P
8、ORT(端口名,端口名:方向 数据类型名;端口名,端口名:方向 数据类型名);,例如:PORT(a,b:IN STD_LOGIC;s:IN STD_LOGIC;y:OUT STD_LOGIC);,VHDL介绍,端口方向包括:IN;-输入,符号:OUT;-输出,符号:INOUT;-双向,符号:BUFFER;-具有读功能的输出,符号:,23,VHDL介绍,24,例:用VHDL语言编写的实体声明:library ieee;use ieee.std_logic_1164.all;entity or_gate is port(a:in bit;b:in bit;c:out bit);end or_gat
9、e;,上面的实体声明描述了一个或门单元,它有三个引脚a、b、c。给出了三个引脚a、b、c的参数;in和out数据类型是bit。,基本设计单元的实体,用于指明设计基本单元的行为、元件及内部连接关系,即定义设计单元的功能。,结构体的结构:ARCHITECTURE 结构体名 OF 实体名 IS说明语句;-为内部信号、常数、数据类型、函数定义BEGIN功能描述语句END ARCHITECTURE 结构体名;,3、结构体(ARCHITECTURE),25,VHDL介绍,例如:或门的结构体ARCHITECTURE or1 OF temp1 ISSIGNAL y:STD_LOGIC;BEGINy=a OR
10、b;END ARCHITECTURE or1;,26,VHDL介绍,27,VHDL介绍,4、进程(PROCESS),进程语句属于并行语句,它在VHDL中使用最频繁、最能体现VHDL风格。,进程语句格式:进程标号:PROCESS(敏感信号参数表)IS 进程说明部分 BEGIN顺序描述语句 END PROCESS 进程标号;,进程语句是并行处理语句,即各个进程是同时处理的,在一个结构体中多个Process语句是同时并发运行的。,Process语句的特点:进程结构内部的所有语句都是顺序执行的。多进程之间,是并行执行的,并可访问构造体或实体中所定义的信号。进程的启动是由进程标识符process后的信号
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