VHDL程序设计实践.ppt

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1、第5章 VHDL程序设计实践,组合逻辑设计,门电路的种类,门电路是逻辑电路的基本电路。按逻辑与、或、非三种运算，产生三类门电路：与门，或门，非门。输入变量不同，会有二与门，三与门；不同的逻辑运算可由与非门，或非门构成。在组合逻辑电路中，常见门电路有：与非门或非门异或门其他简单门电路,习 题,1CLK信号怎样用VHDL语言描述？2异步复位怎样用VHDL语言描述？3设计一个8位循环移位寄存器。4.设计一个六十进制计数器。5.设计一个八位编码器。6.设计一个三八译码器。7.设计一个N位通用加法器。8.为什么要层次化设计？9 Moore型状态机和Mealy型状态机有什么相同和不同？10一位有效状态机有

2、什么优点？11设计一个3位8状态机。12设计一个PCI BUS VGA图像接口芯片，画出层次分解图，由几个人分别编程，再组合通调，写出一个团体协作的案例，总结成功失败的经验,二输入与非门电路(1),二输入与非门的逻辑方程为：y=a&b(y=a.b)二输入与非门的电路图如图10.1所示。,二输入与非门(2),二输入与非门VHDL程序设计。LIBRARY IEEE；ENTITY nand2 ISPORT(a，b:IN STD_LOGIC；Y:OUT STD_LOGIC)；END nand2；Architecture NAND2_1 OF nand2 ISBEGIN Y=a NAND b；END n

3、and2_1；,二输入与非门(3),LIBRARY IEEE；ENTITY nand2 ISPORT(a，b:IN STD_LOGIC；Y:OUT STD_LOGIC)；END nand2；ARCHITECTURE nand2_2 OF nand2 ISBEGIN,二输入与非门(4),T1:PROCESS(a，b)VARIABLE comb:STD_LOGIC_VECTOR(1 DOWNTO 0)；BEGIN Comb:=a&b；CASE comb IS WHEN 00=y y y y y=X；END CASE；END PROCESS t1；END nand2_2；,编码器真值表,E1 D0

4、D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 GS EO 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 00 X X X X X X X 0 0 0 0 0 10 X X X X X X 0 1 0 0 1 0 10 X X X X X 0 1 1 0 1 0 0 10 X X X X 0 1 1 1 0 1 1 0 10 X X X 0 1 1 1 1 1 0 0 0 10 X X 0 1 1 1 1 1 1 0 1 0 10 X 0 1 1 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 1

5、 1 1 0 1,优先级编码器（1）,LIBRARY IEEE；ENTITY priority encoder ISPORT(d:IN Std_Logic_Vector(7 Downto 0)；E1:IN Std_Logic；GS，E0:OUT BIT STD_LOGIC；Q:OUT Std_Logic_Vector(2 Downto 0)；END priority encoder；,优先级编码器（2）,ARCHITECTURE encoder OF prioty encoder ISBEGIN P1:PROCESS(d)BEGIN IF(d(0)=0 AND E1=0)THEN Y=111；

6、GS=0；E0=1；ELSIF(d(1)=0 AND E1=0)THEN Q=110；GS=0；E0=1；,优先级编码器（3）,ELSIF(E1=1)THEN Q=111；GS=1；E0=1；ELSIF(d=1111 1111 AND E1=0)THEN Q=111；GS=1；E0=0；END IF；END PROCESS P1；END encoder；,译码器的设计(1),3-8译码器电路(138)功能与编码器的功能相反。输入变量为3个d0，d1，d2，输出变量有8个，即y0y7，对输入变量d0，d1，d2译码，就能确定输出端y0y7的输出端变为有效(低电平)，从而达到译码目的。真值表(查书

7、),3-8译码器设计(2),LIBRARY IEEE；ENTITY decoder3_8 ISPORT(a，b，c，g1，g2a，g2b:IN STD_LOGIC；Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；END decoder3_8；ARCHITECTURE rtl OF decoder3_8 ISSIGNAL indata:STD_LOGIC_VECTOR(2 DOWNTO 0)；BEGINIndata=c&b&a；,3-8译码器设计(3),PROCESS(indata，g1，g2a，g2b)BEGINIF(g1=1 AND g2a=0 AND g2b=0)TH

8、EN CASE indata IS WHEN 000=y y y y=11110111；,3-8译码器设计(4),WHEN 100=y y y y y=XXXXXXXX；END CASE；ELSE Y=11111111；END IF；END PROCESS；END rtl；,加法器的设计(1),加法器有半加器，全加器两种，利用两个半加器可以构成一个全加器。半加器和全加器的电路示意图。,加法器设计(2),LIBRARY IEEE；ENTITY full_adder IS PORT(a，b，cin:IN STD_LOGIC；Sum，co:OUT STD_LOGIC)；END full_adder；

9、ARCHITECTURE full1 OF full_adder ISCOMPONENT half_adder PORT(a，b:IN STD_LOGIC；,加法器设计(3),S，co:OUT STD_LOGIC)；END COMPONENT；SIGNAL u0_co，u0_s，u1_co:STD_LOGIC；BEGIN U0:half_adder PORT MAP(a，b，u0_s，u0_co)；U1:half_adder PORT MAP(u0_s，cin，sum，u1_co)；Co=u0_co OR u1_co；END full1；,半加器的设计,LIBRARY IEEE；ENTITY

10、half_adder IS PORT(a，b:IN STD_LOGIC；S，co:OUT STD_LOGIC)；END half_adder；ARCHITECTURE half1 OF half_adder ISSIGNAL c，d:STD_LOGIC；BEGIN C=a OR b；a b c d c0 s d=a NAND b；0 0 0 1 0 0 Co=NOT d；-C0=a and b;0 1 1 1 0 1 S=c AND d；1 0 1 1 0 1END half1；1 1 1 0 1 0,时序逻辑设计,概述:时序逻辑电路又称为同步电路，基础电路包括触发器、寄存器、计数器。由数字电

11、路知道，任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变。因此，时钟信号是时序电路程序的执行条件，时钟信号是时序电路的同步信号。,时钟的描述,上升沿到来的条件可写为：IF clk=1 AND clk LAST_VAULE=0 AND clk EVENT；时钟信号下降沿的属性描述为：IF clk=0 AND clk LAST_VALUE=1 AND clk EVENT；比较上升沿，下降沿的描述方法，可以归纳出时钟边沿属性描述的一般行式为：IF clock_signal=current_value AND Clock_signal LAST_VALUE AND

12、Clock_signal EVENT,时钟信号作为触发信号(1),时序电路中进程敏感信号是时钟信号在时序电路描述中，时钟信号作为敏感信号，显式的出现在PROCESS语句后的括号中。PRCESS(clock_signal)时序信号边沿的到来将作为时序电路语句执行的条件来启动进程的执行。这种以时钟为敏感信号的进程描述方法为：,时钟信号作为触发信号(2),PROCESS(clock_signal)BEGIN IF(clock_edge_condition)THEN Signal_out=signal_in；其他时序语句 END IF；END PROCESS；clock信号作为进程的敏感信号，每当cl

13、ock发生变化，该进程就被触发、启动，而时钟边沿的条件得到满足时，才真正执行时序电路所对应的语句。,时钟信号作为同步信号,在时序电路的进程描述中，不用敏感信号方式，而用WAIT ON语句来控制程序的执行。在这种设计方式中，进程通常停留在WAIT ON语句上，这个点也称为进程的同步点，只有在时钟信号到来且满足边沿条件时，其余的语句才能执行。WAIT ON语句等待时钟信号的设计方法为：PROCESSBEGINWAIT ON(clock_signal)UNTIL(clock_edge_condition)；Signal_out=signal_in；-其他时序语句 END PROCESS；,时钟信号应

14、用,无论IF语句还是WAIT ON语句，对时钟边沿说明时，一定要说明是上升沿还是下降沿。WAIT ON语句，只能放在进程的最前面或最后面。当时钟信号作为进程的敏感信号时，敏感信号表中不能出现一个以上的时钟信号。复位信号和时钟信号可以同时出现在敏感表中。,复位电路,时序电路的初始状态应由复位信号来设置。根据复位信号对时序电路复位的操作不同，使其可以分为同步复位和异步复位。所谓异步复位，就是当复位信号有效时，时序电路立即复位，与时钟信号无关。,同步复位(1),在设计时序电路同步复位功能时，VHDL程序要把同步复位放在以时钟为敏感信号的进程中定义，且用IF语句来描述必要的复位条件。(A)PROCES

15、S(clock_signal)BEGIN IF(clock_edge_condition)THEN IF(reset_condition)THEN Signal_out=reset_value；ELSE Signal_out=signal_in；-其他时序语句 END IF；END IF；END PROCESS；,同步复位(1),PROCESS BEGIN WAIT ON(clock_signal)UNTIL(clock_edge_condition)IF(reset_condition)THEN Signal_out=reset_value；ELSE Signal_out=signal_in

16、；-其他时序语句 END IF；END PROCESS；,异步复位(1),异步复位方法有三个要点：首先，在进程敏感信号表中应有clk，Reset同时存在；其次，用IF语句描述复位条件；最后，ELSIF程序段描述时钟信号边沿的条件，并加clkEVENT属性。,异步复位(2),PROCESS(reset_signal，clock_signal)BEGINIF(reset_condition)THEN-复位条件成立 Signal_out=reset_value；-复位赋予输出信号 ELSIF(clock_event AND clock_edge_condition)THEN Signal_out=s

17、ignal_in；-复位条件不成立执行正常时序电路功能-其他时序语句 END IF；END PROCESS；,8位通用寄存器(1),在D触发器设计中，IF语句说明了触发器翻转的条件，若条件不成立，触发器不翻转，其数据不发生变化，这就是寄存器的工作机理。寄存器一般由多位触发器连接而成。library ieee；use ieee.std_logic Entity reg_logic Is port(d:in std_logic_vector(0 to 7)clk:in std_logic；q:out std_logic_vector(0 to 7)；end reg_logic；,8位通用寄存器(2

18、),architecture r_example of reg_logic isbegin process(clk)begin if(clkevent and clk=1)then q=d；-行为描述法 end if；end process；end r_example；,移位寄存器（1）,串入/串出移位寄存器有数据输入端和同步时钟输入端，一个数据输出端。在同步时钟的作用下，前级的数据向后级移动。语句GENERATE用来产生多个相同的结构。利用GENERATE和D触发器元件dff，很方便地设计出8位串入/串出移位寄存器。,移位寄存器（2）,LIBRARY IEEE；ENTITY shift8 I

19、S PORT(a，clk:IN STD-LOGIC；B:OUT STD-LOGIC)；END shift8；,移位寄存器（3）,ARCHITECTURE sample OF shift8 IS-结构描述法 COMPONENT dff PORT(d，clk:IN STD_LOGIC；Q:OUT STD_LOGIC)；END COMPONENT；SIGNAL z:STD_LOGIC_VECTOR(0 TO 8)BEGIN Z(0)=a；G1:FOR i IN 0 TO 7 GENERATE Dffx:dff PORT MAP(z(i)，clk，z(i+1)；END GENERATE；B=z(8)；

20、END sample；,移位寄存器（3）,LIBRARY IEEE；ENTITY shift8 IS PORT(a，clk:IN STD_LOGIC；B:OUT STD_LOGIC)；END shift8；ARCHITECTURE rtl OF shift8 IS-数据流表示法SIGNAL dfo_1，dfo_2，dfo_3，dfo_4，dfo_5，dfo_6，dfo_7，dfo_8:STD_LOGIC；BEGIN,移位寄存器（4）,PROCESS(clk)BEGIN IF(clk EVENT AND clk=1)THEN Dfo_1=a；Dfo_2=dfo_1；Dfo_3=dfo_2；Dfo

21、_4=dfo_3；Dfo_5=dfo_4；Dfo_6=dfo_5；Dfo_7=dfo_6；Dfo_8=fo_7；B=dfo_8；END IF；END PROCESS；END rtl；,计数器的设计,根据时钟信号的作用分为同步计数器和异步计数器。根据计数的方向，有加“1”计数器，减“1”计数器等。,4位同步计数器（1）,LIBRARY IEEE；ENTITY countA IS PORT(clk，clr，en:IN STD_LOGIC；Qa，qb，qc，qd:OUT STD_LOGIC)；END countA,4位同步计数器（2）,ARCHITECTURE countA OF countA IS

22、SIGNAL coun_4:STD_LOGIC_VETOR(3 DOWNTO 0)；BEGIN Qa=count_4(0)；Qb=count_4(1)；Qc=count_4(2)；Qd=count_4(3)；,4位同步计数器（3）,PROCESS(clk，clr)BEGINIF(clr=1)THEN Count_4=“0000”；-异步清零 ELSIF(clk EVENT AND clk=1)THEN IF(en=1)THEN IF(count_4=1011)THEN count_4=0000；ELSE count_4=count_4+1；-同步计数 END IF；END IF；END IF；

23、END PROCESS；END example；-结构体结束,可逆计数器(1),可逆计数器根据计数脉冲的不同，控制计数器在同步信号脉冲的作用，进行加1操作，或者减1操作。可逆计数器的计数方向，由特殊的控制端updown控制。当updown=1时，计数器加1操作；当updown=0时，计数器加1操作；,可逆计数器(2),LIBRARY IEEE；ENTITY countB ISPORT(clk，clr，updn:IN STD_LOGIC；Q0，Q1，Q2，Q3，Q4，Q5，Q6，Q7:OUT STD_LOGIC)；END countB；ARCHITECTURE example OF countB

24、 ISSIGNAL count_B:STD_LOGIC_VECTOR(5 DOWNTO 0)；,可逆计数器(3),BEGIN Q0=count_B(0)；Q1=count_B(1)；Q2=count_B(2)；Q3=count_B(3)；Q4=count_B(4)；Q5=count_B(5)；Q6=count_B(6)；Q7=count_B(7)；,可逆计数器(4),PROCESS(clr，clk)BEGINIF(clr=1)THEN Count_B0)；ELSIF(clk EVENT AND clk=1)THEN IF(updn=1)THEN Count_B=count_B+1；ELSE C

25、ount_B=count_B-1；END IF；END IF；END PROCESS；END example；,状态机设计 概述,状态机（1）,状态机是大型电子设计的基础，它属于时序电路的范畴。本章讨论有限状态机的构造方法，通过恰当的VHDL语言描述和EDA工具的综合，来设计和实现状态机对运行性能及占用资源的特定要求。状态机的VHDL行为级代码，case-when语句，If-then-else语句与状态转移图有对应的映射关系。通过VHDL语言的描述语句怎样实现到PLD器件中的理解，可以更进一步确定系统的延时及资源占用情况。比较不同的设计描述语句在逻辑综合后产生的电路性能和复杂程度，可以决定采用

26、哪种描述方法最佳。,Moore型状态机（1）,功能描述：Moore型状态机的输出信号仅与现态相关。1要求：设计一个存储控制器状态机。能够根据微处理器的读、写周期，分别对应存储器输出写使能We和读使能Oe信号。2工作过程：存储控制器的输入信号为微处理器的就绪ready及读写read_write信号。当上电复位后，或read有效时，存储控制器开始工作，并在下一个时钟周期判断本次作业任务是读存储器还是写存储器。判断的依据是，当read_write有效时为读操作，否则为写操作。也就是说非读即写。读操作时，Oe信号有效，写操作时We信号有效。当ready信号有效时，标明读本次作业处理完成，并使控制器恢复

27、到初始状态。,状态机的建立过程（1）,利用VHDL语言设计状态机，所有的状态均可表达为case_when结构中的一条case语句，而状态的转移则通过If_then_else语句实现。状态机的建立过程的三部曲为：(1)利用可枚举的状态类型定义信号：TYPE state type is(idle，decision，read，write)；-可枚举状态类型SIGNA present_state，next_state:state type；,状态机的建立过程（2）,(2)建立状态机进程，由于次态是现态及输入信号的函数，所以这些均可作为进程的敏感信号。State_comb:PROCESS(present

28、_state，read_write，ready)BEGIN END PROCESS state_comb；,状态的转移（1）,在进程中定义状态的转移。在进程中插入Case_when语句，因空闲idle是状态的起点和终点，因此，idle作为when之后的第一项，再列出状态转移到其它状态的条件，即可写出状态转移流程。State_comb:PROCESS(present_state，read_write，ready),状态的转移（2）,BEGIN CASE present_state IS WHEN idle=Oe=0；We=0；IF ready=1 THEN Next_state=decision

29、；ELSE Next_state=idle；END IF；,状态机的输出,一般的Moore型状态机有四种输出方法：(1)由状态编码位经组合译码后得到的输出。(Outputs decoded from state bits combinatorially)(2)并行输出寄存器的译码输出。(Outputs decoded in parallel output register)(3)状态位里的编码输出。(Outputs encoded within state bites)(4)一位有效编码方式。(One hot encoding),状态机的输出,一位有效编码方式使用N位状态寄存器来表达具有N个状

30、态的状态机，每个状态都有它独立的寄存器位，并且在任意时刻，其中只有一位有效，该位也称为“热点”。有些文献译为“一点热”编码。对现态的译码只需要简单地的找出值为“1”的位即可。状态转移则是由“1”变“0”，或是由“0”变“1”的那些位所表示的状态发生了转移。,Mealy型状态机,Moore 型状态机输出是现态的函数，Mealy型状态机输出是现态和输入的函数。,容错状态机,处在“非法”状态内的状态机的行为依赖于其状态转移方程。若不考虑“非法”状态处理，可以减少设计逻辑，降低了对器件资源的占用，对含有较多“非法”状态的设计项目，这种效果就更明显。但是若忽视“非法”状态处理则降低了系统的容错性。,容错

31、状态机,对非法状态的处理，采用的是容错技术。在SRAM控制器中，状态111是一个未定义状态，是一个非法状态。在硬件电路中，干扰、信号的钟摆、噪声、电源的变化或非法输入组合都可能使触发器翻转，误入未定义的非法状态。在实际中出现了这种情况，无法预计系统的反应。可能的现象有：机器进入非法状态，不能跳出，而锁定在非法状态上。给出非法输出，甚至是破坏性的。非法输出可能是：信号冲突，过大的拉电流和灌电流，从而导致系统毁坏。,容错状态机,非法状态的转移去向问题，大约有如下几种：转入空闲状态，等待下一个工作任务的到来。转入指定的状态，去执行指定的任务。转入预定义的专门用来处理错误的状态，如预警状态。对非法状态

32、的转移，提高了系统可靠性。但是，系统的容错能力是以逻辑资源为代价的。如果系统对容错性要求不高，为了降低成本，可以不做非法状态处理，即在程序设计中清楚地指明，忽略对它的处理。方法如下：WHEN OTHERS=next_states=xxxxx；,状态机小结,状态机的建立过程为：(1)利用可枚举的状态类型定义信号:TYPE state type is(idle，decision，read，write)；SIGNA present_state，next_state:state type；(2)建立状态机进程，由于次态是现态及输入信号的函数，所以这些均可作为进程的敏感信号。State_comb:PROCESS(present_state，read_write，ready)BEGIN。END PROCESS state_comb；(3)在进程中定义状态的转移。在进程中插入Case_when语句，因空闲idle是状态的起点和终点，因此，idle作为when之后的第一项，再列出状态转移到其他状态的条件，即可写出状态转移流程。,