VerilogHDL硬件描述-元件例化与原理.ppt

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1、2023/11/8,1,Verilog HDL硬件描述语言第四讲,长江大学电信学院,2023/11/8,2,第三讲回顾,1、LED动态扫描的原理2、一个实例LED动态扫描（8位）3、实验硬件平台4、硬件框图5、软件框图6、用verilog语言实现LED动态扫描（重点）,2023/11/8,3,本节课计划：,1、分析具体实例电子钟2、演示设计效果。3、分析语言。4、以解决具体问题为导向进行学习。,2023/11/8,4,电子钟实例,1、一个实例电子钟2、实验硬件平台3、硬件框图4、软件框图5、用verilog语言实现电子钟（重点）,2023/11/8,5,1、一个实例电子钟,1.利用动态扫描方法

2、在八位数码管上显示出时钟：如,2023/11/8,6,2、实验硬件平台,2023/11/8,7,3、硬件框图,FPGA,LED,详细图片加驱动电路 板书（略）,2023/11/8,8,3、硬件框图,1、FPGA的外围电路2、LED数码管的结构（8段数码管）3、FPGA与LED直接连接（利弊）4、FPGA与LED之间采用简单驱动连接。（段码通常采用74LS573,位选通常采用74LS04，或者三极管）,2023/11/8,9,3、LED动态扫描的原理图,2023/11/8,10,3、LED动态扫描的原理图,2023/11/8,11,4、软件框图,2023/11/8,12,5、用verilog语言

3、实现电子钟（重点）,1、Verilog HDL设计流程2、模块的输入输出端口3、各模块简介4、功能仿真5、举一反三,2023/11/8,13,1、Verilog HDL设计流程,自顶向下(Top-Down)设计,2023/11/8,14,1、本系统中涉及的模块,1、40M分频模块2、60进制分频模块3、24进制分频模块4、显示模块（略）,2023/11/8,15,2、模块的输入输出端口,module clock(clk,rst,dataout,en);/定义模块名input clk,rst;output7:0 dataout;output7:0 en;/COM使能输出/定义模块功能endmod

4、ule,2023/11/8,16,3、各模块简介,3.1 40M分频模块count=32h2625A00);/(计算器)beginsecond_impulse=second_impulse;count=0;end/演示过程,2023/11/8,17,3.1 40M符号文件,1、定义引脚并编译2、注意设置未使用的引脚：Assinments/setting/device/device and pin options3、如果不设置未使用的引脚，会引起芯片发热，功耗增加等系列问题。,2023/11/8,18,3.1 40M符号文件的仿真,功能仿真的步骤如下：1、新建一个仿真文件；2、设置需要仿真的信号

5、，保存文件；3、使用ProcessingGenerate Functional Simulation Netlist菜单，生成不包含时序信息的功能仿真网表；4、使用AssignmentsSetting命令，打开Setting对话框；5、在设置分类列表中，选择Simulator Settings；6、在Simulator mode 中选择Functional；7、在Simulator input中，指定矢量波形源文件；8、按ok按钮，完成设置；9、使用ProcessingStartStart Simulation命令启动仿真。10、每次程序修改后，需要重新进行第3步。,2023/11/8,19,

6、仿真波形如下图所示,2023/11/8,20,3.2 60进制分频模块,count=8d59)beginoutput_impulse=1;count=0;endend,2023/11/8,21,3.3 24进制分频模块,同60进制模块,2023/11/8,22,4、功能仿真,功能仿真的步骤如下：1、新建一个仿真文件；2、设置需要仿真的信号，保存文件；3、使用ProcessingGenerate Functional Simulation Netlist菜单，生成不包含时序信息的功能仿真网表；4、使用AssignmentsSetting命令，打开Setting对话框；5、在设置分类列表中，选择S

7、imulator Settings；6、在Simulator mode 中选择Functional；7、在Simulator input中，指定矢量波形源文件；8、按ok按钮，完成设置；9、使用ProcessingStartStart Simulation命令启动仿真。10、每次程序修改后，需要重新进行第3步。,2023/11/8,23,5、举一反三,1、关于仿真的设置问题（clk驱动,仿真周期：最多1ms）2、修改动态扫描的时间（2pow25=33554432 40/(2pow25)=1.19）3、FPGA引脚的锁定方法：a 常规锁定法AssignmentsPins(修改完后要重新编译，否则无效)b tcl scripts(脚本)（注意一定要放在英文目录）4、其它。（下载器的设置问题）,2023/11/8,24,下节课计划：,1、电子钟（包含分频器、元件例化知识）2、频率计（综合）,2023/11/8,25,元件例化2、外部驱动显示模块3、一个动态的例子-电子钟,