静态时序逻辑电路PPT.ppt

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1、静态时序逻辑电路,时序逻辑电路,两种存储机理：正反馈 基于电荷,组合逻辑,寄存器,输出,下一状态,CLK,Q,D,当前状态,输入,存储机理,静态时序逻辑,动态时序逻辑,正反馈:双稳态电路,V,o,1,V,i,2,5,V,o,1,V,i,2,5,V,o,1,A,C,B,V,o,2,亚稳态(Meta-Stability),过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点触发翻转(写入数据)的方法：（1）切断反馈环（采用Mux）（2）强制驱动（正确设计尺寸）,A,Vi1=Vo2,Vi2=Vo1,B,C,存储单元的实现方法与比较,利用正反馈（再生）：静态（双稳态）静态:信号可以“无限”保持鲁棒性

2、好:对扰动不敏感对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍尺寸大,限制了在计算结构如流水线式数据通路中的应用,利用电荷存储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）,Latch 与Register,Latch（以正电平敏感为例）当时钟是低电平时存储（锁存）数据,D,Clk,Q,D,Clk,Q,Register以上升沿触发为例）,当时钟上升时存储（存入）数据.,Clk,Clk,D,D,Q,Q,Latch（锁存器）,电平灵敏（Level Sensitive）,不是边沿触发可以是正电平灵敏或负电

3、平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。,正电平锁存器与负电平锁存器,正电平锁存器,负电平锁存器,基于Latch 的设计举例,负(Negative)latch在=0 时是透明的,正（Positive）latch在=1 时是透明的,负,Latch,逻辑,逻辑,正,Latch,f,时序电路的时间参数,t,CLK,t,D,t,Q,DATA,STABLE,DATA,STABLE,Register,CLK,D,Q,(1)建立（set-up)时间:tsu(2)维持

4、（hold）时间:thold(3)时钟至输出（clk-q）时间（max）:tclk-q(4)时钟周期：T(5)数据至输出（d-q）时间（max）:td-q,Register 时序参数,注意当数据的上升和下降时间不同的时候，延时将不同。,Register与latch的时序,Register,Latch,Clk,D,Q,Clk,D,Q,Latch 时序参数,注意当数据的上升和下降时间不同的时候，延时将不同。,最高时钟频率,但同时需要满足:tcdreg+tcdlogic tholdtcd:污染延时（contamination delay）=最小延时,tclk-Q+tp,comb+tsetup T,L

5、OGIC,FF,最高时钟频率需要满足,研究不同时刻（t1,t2）,tclk-Q+tp,comb+tsetup T,在同一时刻（t1）考虑hold,tcdreg+tcdlogic thold,写入（触发）静态Latch 的方法：,MUX 实现,弱反相器实现（强制写入）(控制门可仅用NMOS实现),以时钟作为隔离信号,它区分了“透明”（transparent）和“不透明”（opaque）状态,基于Mux 的Latch,基于（传输门实现的）Mux 的Latch,CLK,CLK,CLK,D,Q,（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）,基于（传输管实现）Mux 的Latch,NMOS

6、 only,Non-overlapping clocks不重叠时钟,（1）仅NMOS 实现，电路简单，减少了时钟负载（2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）,CLK,CLK,CLK,CLK,Q,M,Q,M,主从（Master-Slave）边沿触发寄存器,时钟为高电平时，主Latch 维持，QM 值保持不变，输出值Q 等于时钟上升沿前的输入D 的值，效果等同于“正沿触发”效果等同于“负沿触发”的主从寄存器只需互换正Latch和负Latch的位置,传输门实现的正负latch实现MS寄存器,基于传输门多路开关的latch 对,负Latch,正Latch,建立时间、延迟时间和维持时

7、间,建立时间：I1+T1+I3+I2延迟时间：T3+I6维持时间：约为0,Clk-Q 的延时,Set-up Time 的仿真过程,Volts,Time(ns),D,clk,Q,QM,I2 out,tsetup=0.21 ns,正常工作,Set-up Time的仿真,Volts,Time(ns),D,clk,Q,QM,I2 out,tsetup=0.20 ns,没有正确触发,减少时钟负载的主从寄存器,采用弱反相器可减少一个时钟控制的传输门,设计复杂性增加：尺寸设计要保证能强制写入反相导通：当T2 导通时，第二个触发器有可能通过传输门T2 的耦合而影响第一个触发器存储的数据。,伪静态锁存器,Clk

8、 为低时，为双稳态（静态）Clk 为高时，输入值写入并存放在内部电容上（动态）,非理想时钟,时钟重叠问题,CLK,CLK,A,B,(a)电路图,(b)重叠的一对时钟,X,D,Q,CLK,CLK,CLK,CLK,用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效：当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器,采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错,产生两相不重叠时钟的电路,A,clk,A,B,B,clk1,clk2

9、,Power PC的触发器,0,1,0,1,低电压静态Latch,RS-触发器（flip-flop）,由交叉的NOR(或NAND)门构成,S,Q,R,Q,CMOS 钟控 SR 锁存器,1,1,0,0,on,off,off-on,off-on,0,1,on,off,off,on,on,on,off,off,M1,S,R,clk,clk,!Q,Q,M2,M3,M4,M5,M6,M7,M8,0 1,0 1,瞬态响应,Q&!Q(Volts),SET,!Q,Q,Time(ns),tc-!Q,tc-Q,输出电压与尺寸的关系,W/L5and6,!Q(Volts),W/L2and4=1.5m/0.25 m,W/L1and3=0.5m/0.25 m,W/L5and6 3,尺寸问题,输出电压依赖于器件尺寸,瞬态响应,传输管 CMOS SR 锁存器,M1,S,R,clk,!Q,Q,M2,M3,M4,M5,M6,clk,