集成电路设计3-版图设计.ppt

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1、集成电路课程设计,主讲：余隽,Tel:,2023/10/22,2,第二章 CMOS集成电路设计中的基本概念,1、原理图2、版图,2023/10/22,3,版图设计（物理层设计）,硅芯片上的电阻？电容？电感？晶体管？连线？,版图设计的重要性：电路功能和性能的物理实现；布局、布线方案决定着芯片正常工作、面积、速度；经验很重要。,版图设计的目标：实现电路正确物理连接，芯片面积最小，性能优化（连线总延迟最小）,版图设计包括：基本元器件版图设计；布局和布线；版图检验与分析。,2023/10/22,4,CMOS集成电路基本工艺流程,P型衬底,N阱,200nm,6.5nm,0.35 mm,GS D,G S

2、D,注：为形成反型层沟道，P衬底通常接电路的最低电位(vss/gnd)。N阱通常接最高电位（vdd）。,P衬底N阱单poly工艺,2023/10/22,5,CMOS基本工艺中的层次,P型衬底,N阱,导体：,多晶硅、,N+掺杂区、,P+掺杂区、,阱区；,各金属层；,半导体：,绝缘介质：,各介质层（氧化硅，氮化硅）；,版图设计：充分利用各层特性来设计真实的元器件。,2023/10/22,6,硅芯片上的电子世界-电阻,电阻：具有稳定的导电能力（半导体、导体）；,薄膜电阻,硅片,厚度：百纳米,宽度：微米,芯片上的电阻：薄膜电阻；,2023/10/22,7,能与CMOS工艺兼容的电阻主要有四种：扩散电阻

3、、多晶硅电阻、阱电阻、MOS电阻,（1）多晶硅电阻 最常用，结构简单。在场氧（非薄氧区域）。,电阻的版图设计,多晶硅电阻（poly）,为什么电阻要做在场氧区？,2023/10/22,8,（2）扩散电阻在源漏扩散时形成，有N+扩散和P扩散电阻。在CMOS N阱工艺下，N+扩散电阻是做在PSUB上，P扩散是在N阱里。,N阱,N+扩散电阻,P+扩散电阻,P+接地PN结反型隔离,N+接电源PN结反型隔离,2023/10/22,9,（3）阱电阻 阱电阻就是一N阱条，两头进行N+扩散以进行接触。,阱电阻（N-Well）,2023/10/22,10,（4）MOS电阻(有源电阻)利用MOS管的沟道电阻。所占的

4、芯片面积要比其他电阻小的多，但它是一个非线性的电阻（电阻大小与端电压有关）。,栅极连接漏极，MOS管始终处于饱和区。,(,b,),(,a,),2023/10/22,11,电阻版图设计,比例电阻的版图结构需5K,10K,15K电阻，采用5K单位电阻：,各层阻值不同，且电阻有一定的温度和电压特性,蛇形，meander,2023/10/22,12,2023/10/22,13,硅片,几十微米,硅芯片上的电子世界-电容,电容：一对电极中间夹一层电介质的三明治结构；硅芯片上的薄膜电容：,下电极：金属或多晶硅,氧化硅电介质,上电极：金属或多晶硅,2023/10/22,14,两层导体夹一层绝缘体形成平板电容金

5、属-金属（多层金属工艺，MIM）金属-多晶硅多晶硅-多晶硅（双层多晶硅工艺,PIP）金属-扩散区多晶硅-扩散区PN结电容MOS电容:多晶硅栅极与沟道（源/漏极）,2023/10/22,15,比例电容的版图结构,P型衬底,C2=8C1,平板电容,2023/10/22,16,平板电容,MIM结构，使用顶层金属与其下一层金属；,下极板与衬底的寄生电容小；,电容区的下方不要走线；,精度好；,PIP、MIP结构，传统结构；,第n-1层金属,MIM上电级,第n层金属,钝化层,常见结构：MIM,PIP,MIP；,2023/10/22,17,多层平板电容（MIM）增加单位面积电容；精度高，匹配性好；,侧壁电容

6、：单位面积电容值可比左边的大；精度较高，匹配性较好；,多层金属制作的平板电容和侧壁电容,2023/10/22,18,MOS电容,利用栅氧电容；面积小；非线性；有极性。旁路电容。,2023/10/22,19,硅芯片上的电子世界-电感,电感：缠绕的线圈；硅芯片上的薄膜电感：,硅片,几十微米,2023/10/22,20,电感版图设计,单匝线圈,多匝螺旋型线圈,多匝直角型线圈,平面上的螺旋设计：,直角螺旋电感的等效电路（忽略电阻时）,耦合电容是严重的寄生参量，高频下可能使电感呈容性。,2023/10/22,21,关键尺寸与剖面图,D:边长/直径 diameterW:线条宽度 widthS:线条间隔sp

7、acing betweenN:匝数 number of turns,常采用顶层金属作为线圈，因为它的方阻最小；中心由下一层金属（或多晶硅）引出。,2023/10/22,22,硅芯片上的电子世界晶体管,二级管：pn结硅芯片上的二极管：,N阱,2023/10/22,23,CMOS N阱工艺中二极管结构有两种，一是psub-nwell，另一个是sp-nwell,N阱,P+,P+,N+,psub-nwellDiode直接做在衬底上,P型端为衬底电位(vss/gnd),N阱,N+,N+,P+,sp-nwellDiode做在阱里,2023/10/22,24,硅芯片上的电子世界晶体管,三级管：pnp，npn

8、硅芯片上的三极管：,2023/10/22,25,三极管的设计,N阱,薄氧,P+,P+,N+,CMOS工艺下可以做双极晶体管。以N阱工艺为例说明PNP,NPN如何形成。,VPNP垂直PNP,注：由于P衬底接最低电位vss/gnd因此，VPNP集电极也必须接vss/gnd。,2023/10/22,26,三极管的设计,LPNP横向PNP,2023/10/22,27,三极管的设计,N阱,薄氧,N+,N+,P+,在基本N阱CMOS工艺的基础上再加一道工序，即在源漏扩散前加一掺杂的P型扩散层BP，就可以制作纵向NPN管，即VNPN。,VNPN垂直NPN,2023/10/22,28,硅芯片上的电子世界MOS

9、管,MOS管：金属氧化物半导体硅芯片上的MOS管：,2023/10/22,29,CMOS的设计,注：为形成反型层沟道，P衬底通常接电路的最低电位(vss/gnd)。N阱通常接最高电位（vdd）。,栅极,2023/10/22,30,硅芯片上的电子世界引线,引线：良好导电的线；硅芯片上的导线：铝或铜薄膜；多晶硅薄膜。,2023/10/22,31,硅芯片上的电子世界引线,引线：良好导电的线；硅芯片上的导线：铝或铜薄膜；,N阱,P衬底,淀积介质层开接触孔,淀积第一层金属,2023/10/22,32,硅芯片上的电子世界引线,硅芯片上的导线：铝或铜薄膜；,N阱,P衬底,淀积介质层开过孔,淀积第二层金属,2

10、023/10/22,33,版图：描述电子元件以及引线的形状、位置,层次化；方块图形；与芯片加工工艺密切相关；芯片加工厂只需要版图文件，不需要任何电路原理图文件。,2023/10/22,34,如下的电路版图设计，每层的版图图形？,CMOS标准工艺的主要层次与掩膜版,N阱,P衬底,2023/10/22,35,P衬底,N阱,Mask 1 Nwell,2023/10/22,36,P衬底,N阱,Mask 1 Nwell,2023/10/22,37,N阱,P衬底,二氧化硅隔离,Mask 2 Oxide,2023/10/22,38,N阱,P衬底,二氧化硅隔离,Mask 2 Oxide,2023/10/22,

11、39,N阱,P衬底,MOS器件的栅极栅极电介质层,Mask 3 PolyG,2023/10/22,40,N阱,P衬底,MOS器件的栅极栅极电介质层,Mask 3 PolyG,2023/10/22,41,N阱,P衬底,N+,Mask 4 nplus,N+,N+,2023/10/22,42,N阱,P衬底,N+,Mask 4 nplus,N+,N+,2023/10/22,43,N阱,P衬底,P+,N+,漏极,源极,基极,栅极,Mask 5 pplus,N+,2023/10/22,44,N阱,P衬底,P+,N+,漏极,源极,基极,栅极,Mask 5 pplus,N+,2023/10/22,45,N阱,

12、P衬底,Mask 6 contact,2023/10/22,46,N阱,P衬底,Mask 6 contact,2023/10/22,47,N阱,P衬底,Mask 7 met1,2023/10/22,48,N阱,P衬底,Mask 7 met1,2023/10/22,49,N阱,P衬底,Mask 8 via1,2023/10/22,50,N阱,P衬底,Mask 8 via1,2023/10/22,51,N阱,P衬底,Mask 9 met2,2023/10/22,52,N阱,P衬底,Mask 9 met2,2023/10/22,53,Mask 10 pad,钝化层,开焊盘孔,2023/10/22,5

13、4,Mask 10 pad,钝化层,2023/10/22,55,版图设计,电子设计+绘图艺术仔细设计，确保质量,2023/10/22,56,MOS管的版图设计,沟道长,沟道宽,当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有源区时，形成PMOS。,2023/10/22,57,MOS管的版图设计,N型有源区：,P型有源区：,薄氧区(oxide,TO,active),+,N扩散区(Nimp，Ndiff),薄氧区,+,P扩散区(Pimp，Pdiff),+,N阱(Nwell),当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N型有源区时

14、，形成NMOS，当多晶硅穿过P型有源区时，形成PMOS。,2023/10/22,58,大尺寸MOS管的版图设计 大尺寸MOS管用于提供大电流或大功率的输出，在集成电路的设计中使用非常广泛。它们的版图一般采用并联晶体管结构。,管子沟道长：沟道宽：,0.6um,9um,管子沟道长：沟道宽：,0.6um,12um,2023/10/22,59,一个宽沟道的MOS,两个短沟道的MOS,折叠,简单的充分接触的MOS,2023/10/22,60,漏区电容最小的“O”型晶体管,2023/10/22,61,灵活的版面设计,2023/10/22,62,看版图画原理图：,N Well,In,Out,GND,倒相器,

15、2023/10/22,63,大宽长比的非门,2023/10/22,64,PMOS并联,NMOS串联,共用有源区,2023/10/22,65,Out=A B,2023/10/22,66,X=C(A+B),2023/10/22,67,看下图，它是什么器件，关键尺寸是多少？,多晶硅,薄氧,4um,25um,N+,金属,2023/10/22,68,多晶硅跨过N扩散区，所以它是NMOS;,多晶硅,薄氧,4um,25um,N+,沟道长：沟道宽：,金属,（电流从漏到源经过的沟道长度）（垂直于沟道的扩散区宽度/电流通道的宽度）,D,S,125um4um,2023/10/22,69,MOS管的版图布局,在版图布局中必须考虑器件分布方式对电路性能的影响，通常尽量对称布局。器件个体或匹配体的版图设计问题:需考虑形状、方向、连接以及匹配器件在相对位置、方向等方面的问题。尽量通过版图设计避免或减小工艺过程中引起的失配或/和误差。采用小而多的接触孔，并且接触孔单元尽可能覆盖沟道宽度。,