数字电路第七章副本.ppt

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1、第七章 中规模通用集成电路及其应用,71 常用中规模组合逻辑电路 711 二进制并行加法器 1.二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件，按其进位方式的不同可分为串行进位和超前进位二进制并行加法器。2.目前常用的串行进位4位二进制并行加法器有T692，超前进位4位二进制并行加法器有T693。3.T692和T693的逻辑电路图分别如图71(a)、(b)所示。其芯片的管脚排列图和逻辑符号分别如图72(a)、(b)所示。,图中，A4、A3、A2、A1是二进制被加数；B4、B3、B2、B1是二进制加数；C0为低位的进位输入；FC4为高位的进位输出；F4、F3、F2、F1为相加的和数

2、。,4.串行进位加法器：速度慢5.超前进位(又称先行进位)二进制并行加法器。根据全加器的“进位”输出表达式：C i=Ai Bi+(Ai+Bi)Ci-1定义：Gi=Ai Bi 进位产生函数 Pi=Ai+Bi 进位传递函数Ci=AiBi+(Ai+Bi)Ci-1=Gi+PiCi-1,当i=1、2、3、4时，可得到4位并行加法器各位的进位输出表达式为 C1=P1C0+G1 C2=P2C1+G2 C3=P3C2+G3 C4=P4C3+G4经代人整理后依次为 C1=P1C0+G1 C2=P2P1C0+P2G1+G2 C3=P3P2P1C0+P3P2G1+P3G2+G3,由上述表达式可知，各进位输出仅取决于

3、Pi,Gi和C0。由于Pi、Gi取决于Ai，Bi,而Ai,Bi以及C0(一般情况下，C0在运算前已预置)能同时提供，这就使得各位的进位能同时产生，从而提高了运算速度。例71 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转电路。,解 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输人8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0加上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如图

4、73所示。,例72 用4位二进制并行加法器设计一个4位二进制并行加法减法器。解 设A和B分别为4位二进制数，其中A=a4a3a2a1为被加数(或被减数)，B=b4b3b2b1为加数(或减数)，S=s4s3s2s1为和数(或差数)。并令M为功能选择变量，当M=0时，执行A+B；当M=1时，执行A-B。减法采用补码运算。,可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体可将4位二进制数A直接加到并行加法器的A4、A3、A2和A1输入端，4位二 进制数B通过异或门加到并行加法器的B4、B3、B2和B1输入端。并将功能选 择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入

5、端。使之，当M=0时，C0=0，biM=bi0=bi，加法器实现A+B；M=1时，C0=1，biM=bi1=bi，加法器实现A+B+1，即A-B.其逻辑电路图 如图74所示。,例7.3用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。解 根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果有进位产生，则和需要加3。据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图75所示。,例7.4用4位二进制并行加法器实现4位二进制数乘法器的逻辑功能。解 设两个无符号4位二进制数X和 Y,X

6、=x3x2x1x0Y=y3y2y1y0，则X和Y的乘积Z为一个8位二进制数，可令Z=z7z6z5z4z3z2z1z0。两数相乘求积的过程如下：x3 x2 x1 x0*)y3 y2 y1 y0 y0 x3 y0 x2 y0 x1 y0 x0 y1x3 y1x2 y1x1 y1x0 y2x3 y2x2 y2x1 y2x0 y3x3 y3x2 y3x1 y3x0 z7 z6 z5 z4 z3 z2 z1 z0,712 译码器和编码器 1译码器 二进制译码器的功能是将n个输入变量变换成2“个输出函数，且每个输出函数对应于n个输入变量的一个最小项。因此，二进制译码器一般具有n输入端、2”个输出端和一个(

7、或多个)使能输入端。在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码),常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输人16输出)译码器等。图77(a)、(b)、(c)所示分别是T4138型3-8线译码器的逻辑电路图、管脚排列图和逻辑符号。图中，A2、A1、A0为輸入端，Y1,Y2,Y3,Y4,Y5,Y6,Y7为输出端；S1,S2,S3为使能端，它的作用是禁止或选通译码器。该译码器真值表如表71所示。,二

8、-十进制译码器的功能是将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。图78所示为MSI二-十进制译码器T331的邏輯电路图。T331是一个将8421码转换成十进制数字的译码器，其输入A3A0为8421码，输出Y0-Y9分别代表十进制数字09。该译码器的真值表如表72所示。,数字显示译码器是不同于上述译码器的另一种译码器图79所示为MSI七段显示译码器74SL47的逻辑电路图，它的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。该译码器能够驱动七段显示器显示0-15共16个数字的字形。输入A3、A2、A1和A0接收4位二进制码，输出Qa、Qb、Qc、Q

9、d、Qe、Qf和Qg，分别驱动七段显示器的a、b、c、d、e、f和g段。其真值表如表73所示。,为了增加器件功能，扩大器件应用，七段显示译码器74LS47增加了辅助功能控制信号LTI、RBI、BIRBO。其中，LTI为测试输入端，用来检查显示管的七段是否都能正常工作。当LTI=0且BI=1时，不管其他输人状态如何，Qa-Qg均输出有效的逻辑0，显示管的七段均应点亮；RBI为灭零输入端，用来熄灭无意义0的显示。当RBI=0，LTI=1时，如果输入数码A3A2A1A0=0000，则输为其他数值时，显示管均能,正常显示；BIRBO为熄灭输人端灭零输出端，当BI=0时，不管其他输入状态如何，显示管七段

10、均熄灭，这是为了降低系统功耗，在不需要观察时全部熄灭显示器。RBO与共用一个引出端，当RBI为0且输人数码为0时，RBO为0，不显示数字0，通常用来把有效数字前面的0灭掉。当辅助功能控制信号均为1时，译码器完成正常译码显示能七段译码显示原理图如图710(a)所示，图710(b)给出了七段显示笔画与0-15共16个数字的对应关系。,例75用38线译码器T4138和适当的与非门实现全减器的功能。解 实现对被减数、减数及来自相邻低位的借位进行减法运算而得到差 及向相邻高位借位的逻辑电路称为全减器。它的输入为被减数Ai、减数Bi 以及来自低位的借位Gi-1，输出为差数Di和借位Gi。全减器的真值表如表

11、 74所示。由表74可写出差数Di和借位Gi的逻辑表达式 Di(Ai，Bi，Ci-1)=m1+m2+m4+m7=m1m2m4m7,Gi(Ai，Bi，Gi-1)=m1+m2+m3+m7=m1m2m3m7 用译码器T4138和与非门实现全减器功能时，只需将全减器的输入变量Ai、Bi、Gi-1，分别与译码器的输入A2、A1、A0相连接，译码器使能输入端S1、S2、S3，接固定工作电平，便可在译码器输出端得到3个变量的8个最小项的“非”。,例76；用译码器和与非门实现逻辑函数F(A,B,C,D)=m(2,4,6,8,10,12,14)解 题目给定的逻辑函数有4个逻辑变量，显然可采用上例类似的方法用一个

12、4-16线的译码器和与非门实现。此外，也可以充分利用译码器的使能输入端，用3-8线译码器实现4变量逻辑函数。其方法是，用译码器的一个使能端作为变量输入端，将两个3-8线译码器扩展成4-16线译码器。例如，用两片T4138实现给定函数(见图712),2编码器二-十进制编码器逻辑功能：将十进制的0-9这10个数字分别编成4位BCD码。由10个输入端代表10个不同数字，4个输出端代表BCD代码。最常见的有8421码编码器。图713所示是按键式8421码编码器的逻辑电路图。图中I0-I9代表10个按键，ABCD为代码输出端,优先编码器,优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。优先编码器

13、的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码,图714(a)、(b)、(c)所示分别为常见MSI优先编码器74LS148的逻辑电路图、管脚排列图和逻辑符号。图中，I0-I7为8个输入端，QA、QB和QC为3位二进制码输出，因此，称它为8-3线优先编码器，其真值表如表76所示。,输入Is和输出Qs、QEX：容量扩展时使用。Is为工作状态选择端(或称允许输入端)，当Is=0时，编码器工作，反之不进行编码工作；Qs为允许输出端，当允许编码(即Is=0)而无信号输入时，Qs为0。QEX为编码群输出端，当允许编码且有信号输入(即I0-

14、I7中至少有一个为0)时，QEX才为0。该优先编码器的各输出逻辑表达式如下：,Os=IsI0I1I2I3I4I5I6I7OEX=IS+ISI0I1I2I3I4I5I6I7=IS+OS=ISOSQC=ISI7+ISI6+ISI5+ISI4QB=ISI7+ISI6+ISI3I4I5+ISI2I4I5QA=ISI7+ISI5I6+ISI3I4I6+IsI1I2I4I6,例77，用优先编码器74LS148设计一个能裁决16级不同中断请求的中断优先编码器。解 设Iz15-Iz0为16个不同的中断请求信号，下标码越大的优先级别越高Qzd、Qzc、Qzb和Qza为中断请求信号的编码输出，输入和输出均为低电平

15、有效。Izs为允许输入端，Qzs为允许输出端QzEx为编码群输出端。根据74LSl48的功能，可用两片74LSl48实现给定功能，逻辑图如图715所示。,713 多路选择器和多路分配器 多路选择器和多路分配器是数字系统中常用的中规模集成电路。基本功能：完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并-串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。,1多路选择器 多路选择器(Multiplexer)又称数据选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路，其逻辑功能是从多路输入中选中一路送至输出端，输出对输入的选择受

16、选择控制变量控制。,常见的MSI多路选择器有4路选择器、8路选择器和16路选择器。图7.16(a)、(b)、(c)分别是型号为T580的双4路选择器的逻辑电路图、管脚排列图和逻辑符号。图716(a)所示的逻辑电路中有两个4路选择器。其中，D0-D3为数据输入端；A1、A0为选择控制端；W,W为互补输出端。4路数据选择器的真值表如表77所示。,由真值表可知，当A1A0=00时，W=D0；当A1A0=01时，W=D1；当A1A0=10时，W=D2；当A1A0=11时，W=D3。即在A1A0的控制下，依次选中D0D3端的信息送至输出端。W=A1A0D0+A1A0D1+A1A0D2+A1A0D3=mi

17、Di 式中，mi为选择变量A1、A0组成的最小项，Di 为i端的输入数据，取值等于0或1。,例78 用多路选择器实现以下逻辑函数的功能：F(A，B，C)=m(2，3，5，6)解 根据多路选择器输出表达式W=miDi的特点，可采用两种不同规模的MUX实现给定函数的功能。方案1：采用8路数据选择器。因为8路数据选择器的输出表达式为,W=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7F(A,B,C)=ABC+ABC+ABC+ABC比较上二式，知：若使W=F，只须令：A2=A，A1=B，A0=CD0=D1=

18、D4=D7=0，D2=D3=D5=D6=1,用具有n个选择控制变量的多路选择器实现n个变量函数的一般方法：将函数的n个变量依次连接到MUX的n个选择变量端，并将函数表示成最小项之和的形式。若函数表达式中包含最小项mi，则相应MUX的Di接1，否则Di接0。对于具有n个变量的逻辑函数，完全可以用n-1个选择变量的MUX实现。,对于具有n个变量的逻辑函数，可以用n-1个选择变量的MUX实现。方案：采用4路数据选择器。4路选择器具有2个选择控制变量，当用来实现3变量函数功能时，应该 首先从函数的3个变量中任选2个作为选择控制变量，然后再确定选择器的数据输入。,假定选A、B与选择控制端A1、A0相连，

19、则可将函数F的表达式表示成如下形式：F(A,B,C)=ABC+ABC+ABC+ABC=AB0+AB(C+C)+ABC+AB C=AB0+AB 1+ABC+AB C显然，要使4路选择器的输出W与函数F相等，只需D0=0，D1=1，D2=C，D3=C。,例79 用4路选择器实现4变量逻辑函数的功能，函数式为 F(A，B，C，D)=m(1，2，4，9，10，11，12，14，15)解 首先作出函数的卡诺图如图718(a)所示。用4路选择器实现该函数时，应从卡诺图的4个变量中选出2个作为MUX的选择控制变量。分别化简图718(a)中的每个子卡诺图，见图中实线 圈(标注这些圈对应的“与”项时应去掉选择控

20、制变量)，即可得到各数据输入 函数Di。该函数各数据输入为 D0=CD+CD=CD D1=CD=C+D,D2=C+D D3=C+D 据此，可得到实现给定函数的逻辑电路图如图718(b)所示。除4路选择 器外，附加了4个逻辑门。如果选用变量B和C作为选择控制变量，则各数据输入函数对应的卡 诺图(对应变量A和D)如图718(c)所示。经卡诺图化简后，可得到各数据输入函数为 D0=D，D1=A+D=AD，D2=D，D3=A 其逻辑电路图如图718(d)所示。,例710 用一片T580双4路选择器实现4变量多输出函数。函数表达式为 F1(A,B,C,D)=m(0,1,5,7,10,13,15)F2(A

21、,B,C,D)=m(8,10,12,13,15)解 作出F1、F2的卡诺图如图719所示。假定选取函数变量A、B作为 MUX的选择控制变量A1、A0，则D i对应的子卡诺图即为图719所示卡诺图 的各列。若令T580的1W=F1，2W=F2，则化简后可得,1D0=C 1D1=D1D2=CD 1D3=D2D0=0 2D1=02D2=D 2D3=C+D,2 多路分配器 多路分配器(Demultiplexer)又称数据分配器，常用DEMUX表示。其结构与多路选择器正好相反，它是一种单输入、多输出的逻辑部件，从哪一路输出由选择控制变量决定。图721所示为4路分配器的逻辑电路图和逻辑符号。图721(b)

22、中，D为数据输人端，A1、A0为选择控制输入端，f0-f3为数据输出端。其功能表如表78所示。,由功能表可知，4路分配器的输出表达式为f0=A1A0D=m0Df1=A1A0D=m1Df2=A1A0D=m2Df3=A1A0D=m3D式中，mi(i=03)是选择控制变量的4个最小项。,多路分配器常与多路选择器联用，以实现多通道数据分时传送。通常在发送端由MUX将各路数据分时送上公共传输线(总线)，接收端再由DEMUX将公共线上的数据适时分配到相应的输出端。图7.22所示是利用一根数据传输线分时传送8路数据的示意图，在公共选择控制变量ABC的控制下，实现 D i-f i的传送(i=0-7)。,例7.

23、11 用8路选择器和3-8线译码器构造一个3位二进制数等值比较器。解 设比较的两个3位二进制数分别为ABC和XYZ，将译码器和多路选择器按图723所示进行连接，即可实现ABC和XYZ的等值比较。从图7.23可知，当译码器的使能端S3、S2接地，S1接“1”时，电路处于工作状态。若ABC=XYZ，则多路选择器的输出F=0，否则F=1。,当ABC=010时，译码器输出Y2=0，其余均为1。若多路选择器选择控制变量XYZ=ABC=010，则选通D2送至输出端F，由于D2=Y2=0，故F=0；若XYZ010，则多路选择器会选择D2之外的其他数据输入送至输出端F，由于与其余数据 输入端相连的译码器输出均

24、为1，故F为1。用类似方法，采用合适的译码器 和多路选择器可构成多位二进制数比较器。,72 常用中规模时序逻辑电路 计数器 计数器是一种对输入脉冲进行计数的时序逻辑电路，被计数的脉冲信号称作“计数脉冲”。计数器中的“数”是用触发器的状态组合来表示的，在计数脉冲作用下使 一组触发器的状态逐个转换成不同的状态组合来表示数的增加或减少，即可 达到计数的目的。,计数器在运行时，所经历的状态是周期性的，总是在有限个 状态中循环，通常将一次循环所包含的状态总数称为计数器的“模”。计数器的种类很多。按其工作方式可分为同步计数器和异步计数器；按其进位制可分为二进制计数器、十进制计数器和任意进制计数器；按其功能

25、又 可分为加法计数器、减法计数器和加减可逆计数器,目前，MSI计数器有各种不同型号，现以4位二进制同步可逆计数器T4193为例进行讨论。表79给出了T4193各输入端和输出端的功能。该计 数器能对输入脉冲进行累加或累减计数，其电路功能如表710所示。T4193 的逻辑电路图、管脚排列图及逻辑符号分别如图724(a)、(b)、(c)所示。,由表710可知，当Cr为高电平时，计数器被清除为“0”；当LD为低电平时，计数器被预置为A、B、C、D端输入的值；当计数脉冲由CPU端输入时，计数器进行累加计数；当计数脉冲由CPD端输入时，计数器进行累减计数。,构成模小于16的计数器 例712 用4位二进制同

26、步可逆计数器T4193构成模10加法计数器。解 假设计数器的初始状态为Q3Q2Q1Q0=0000，其状态变化序列如下：00000001001000110100 1001100001110110 0101,根据T4193的功能表，可用图725所示逻辑电路实现模10加法器的功能。图中，LD和CPD接逻辑1，CPu接计数脉冲CP，T4193工作在累加计数状 态。当计数器输出由1001变为1010时，图中与门输出为1，该信号接至清除 端Cr，使计数器状态立即变为0000，当下一个计数脉冲到达时，再由0000-0001，继续进行加1计数。,713 用4位二进制同步可逆计数器T4193构成模12减法计数器

27、。解 设计数器的初始状态为Q3Q2Q1Q0=1111，其状态变化序如下：1111-11101101-1100-10111010 0100-0101-011001111000-1001模12减法计数器的逻辑电路图如图726所示。,图中，T4193的Cr端接地，CPU接逻辑1，CPD接计数脉冲CP，LD端受初态设置端和计数器状态的控制，当LD为1时T4193工作在减法计数状态。初态设置端平时为1，在电路开始工作时通过一个负脉冲信号置人初态“1111，使电路在计数脉冲作用下开始减1计数。当计数器输出由0100变为0011时，图中或门输出由1变为0，并经与门送至LD端，使计数器立即置人1111，当下一

28、脉冲到来时继续进行减1计数。,2构成模大于16的计数器例714 用两片T4193型4位二进制同步可逆计数器构成模(147)10。的加法计数器。解 设计数器状态变化序列为(0)10-(146)10。，当计数器状态由(146)10进入(147)10 时，令其进入(0)10，根据T4193的功能，可作出模(147)10加法计数器的逻辑电路图如图728所示.,图中，片I和片的CPD端、LD端均接1，Cr端为清除控制端。计数脉冲由片I的CPU端输入，片I的进位输出脉冲巧Qcc经反相后作为片的计数脉冲。工作时先将计数器清零，在计数脉冲到来后，计数器开始加1计数，当计数器的状态Q7Q6Q5Q4Q3Q2Q1Q

29、0=10010011时，产生一个高电子，又将计数器清零，实现了模147加法计数。,722 寄存器寄存器是数字系统中用来存放数据或运算结果的一种常用逻辑部件，属于中规模集成电路。它除了具有接收数据、保存数据和传送数据等基本功能外，为了满足实际应用的需要，通常具有左、右移位，串、并输入，串、并输出以及预置、清零等多种功能，从而构成多功能寄存器,中规模集成电路寄存器的种類很多，T1194型是4位双向移位寄存器，其输入端和输出端的功能如表711所示。图729(a)、(b)和(c)分别给出了常用的T1194的逻辑电路图、管脚排列图和逻辑符号。T1194的功能如表7。12所示。,例7.15用T1194 4

30、位双向移位寄存器构成模4计数器。计数器状态 Q0Q1Q2Q3的变化序列为 1100 0110 0011 1001 解 由T1194的功能表可知，要满足计数状态变化序列，只需将 D0D1D2D3接1100，DR与Q3连接，以实现环形计数。其逻辑电路图如图730所 示。,电路工作时，首先令MBMA为11，在时钟作用下将计数器的状态置为 1100，然后再使MBMA为01，在计数脉冲作用下，循环右移实现模4计数。其 时间图如图731所示。,723 综合运用举例例7.17选用合适的MSI组件设计一个4位运算电路，实现表7.14所示功能。M1 M0 功能 说明0 0 A+BA A+B送至A0 1 A BB

31、 A-B送至B1 0 CD C CD送至C1 1 CDD CD送至D,解 假定采用4位并行加法器完成加、减运算，4路选择器作为数据通路 的选择开关，2-4线译码器控制数据传送方向，根据各部件的功能可用图735 所示逻辑电路实现给定逻辑功能。,73 常用中规模信号产生与变换电路 731 集成定时器555及其应用1.5G555的电路结构与逻辑功能5G555的电路结构图和管脚排列图分别如图7.36(a)、(b)所示。,25G555的应用(1)用5G555构成多谐振荡器电路构成及工作原理。用5G555构成的多谐振荡器如737(a)所 示，图737(b)所示为电路的工作波形图。输出脉冲信号参数的计算。t

32、H=0.7(R1+R2)CtL=0.7R2CTw=tH+tL=0.7(R1+2R2)Cf=1/Tw=1.43/(R1+2R2)C占空比Q=tH/Tw,占空比可调的多谐振荡器。,(2)用5G555构成施密特触发器施密特触发器是一种特殊的双稳态时序电路，与一般的双稳态触发器相比，它具有两个特点。第一，施密特触发器属于电平触发，对于缓慢变化的信号同样适用。只要输入信号电平达到相应的触发电平，输出信号就会发生突变，从一个稳态翻转到另一个稳态，并且稳态的维持依赖于外加触发输入信号。,第二，对于正向和负向增长的输入信号，电路有不同的阈值电平。这一特性称为滞后特性或回差特性。典型应用。施密特触发器的应用广泛，其典型应用有波形变换、脉冲整形、幅值鉴别等。,(3)用5G555构成单稳态触发器,什么是单稳态触发器？用5G555构成单稳态触发器脉冲宽度的计算和调整Tw=1.1RC,