高速实时数据采集技术.ppt

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1、3 高速实时数据采集技术,3.1 ADC主要性能指标3.2 高速 ADC器件的结构特点 3.3 高速 ADC器件的应用 3.4 高速 ADC系统的实现,3.1 ADC器件主要性能指标,工作过程：采样、保持、量化、编码、输出。主要性能指标：转换位数、转换速率、转换灵敏度、信噪比、无杂散动态范围、孔径抖动、微分非线性和积分非线性等。1、转换灵敏度（量化电平）：2、信噪比（SNR）信号功率和各种误差功率之比，误差包括量化噪声、随机噪声以及非线性失真。,（过采样）,3、无杂散动态范围（SFDR）信号功率与最大杂散分量功率之比。它反映的是ADC输入端存在大信号时，能辨别有用小信号的能力。4、孔径抖动 孔

2、径不确定性是噪声调制采样时钟的结果。孔径抖动造成非均匀采样，引起误差。采样时钟抖动取决于提供时钟的振荡器的频谱纯度。在带通采样中更为重要。内部采样保持电路或带锁存比较器取样时，样本时间延迟的变化；采样时钟本身上升、下降沿触发抖动。5、非线性误差（微分和积分非线性Differential，Integral Non-Linearity）理论转换值与其实际特性之间的差别。,3.2.1 并行转换结构 早期的高速ADC器件，大多采用此结构，采用以空间换时间的策略。目前的超高速转换电路仍用这种结构。在100 MHz以上速度的 ADC转换器中，恐怕只能采用并行比较方式，要使速度更高，还得采用几个并行结构交叉

3、工作方式，以空间换取时间。并行比较的方式下精度（分辨率）不可能很高，因为并行结构的比较器数是按2N的方式增长，做到10位后就很难再高了。另一个缺点是加重了输入级负载，因而有的采用加输入缓冲器隔离来避免这个缺点。但随着分辨率提高，输入缓冲器以2N方式增加也是很困难的。并行比较还有功耗大的缺点，这也限制了它的位数的增加。,3.2 高速ADC器件的结构特点,3.2.2 流水线型结构 流水线型结构也称串并行（Sub-Range）结构。比如12位10MHz的ADC转换器，它的4级流水分别是3位、4位、4位、4位，前面每一级都产生一个冗余位，用于误差校正，这样可保证它的12位分辨率。由于引入了流水线工作模

4、式，有3个周期的流水迟延，即所加模拟信号转换出的数据要在3个时钟周期后才能读出。这在一般连续工作方式下不会产生太大的问题，但对某些特殊应用场合还应引起注意。流水线结构带来的优点是，它能兼顾速度与分辨率，同时对降低功耗、减小输入级负载也都有好处。采用流水线结构都应有数字误差补偿技术以保证转换的正确性。一般100MHz以下采用此结构，但有例外如AD9054（200 MHz，8bit）采用两级流水。,3.2.3 分路转换结构 高速ADC的另一并行特征是分路采集、分路输出：即采用多路较低速的ADC芯片分路采样，合成为高速采样的效果。而多片ADC并行又包括时间并行和幅度并行两种方式。多片ADC并行可以降

5、低对每一片ADC芯片的性能要求，但增加了设备量和控制的复杂性，同时由于系统时钟在多片ADC之间可能会发生抖动。因此需要采用非均匀采样的理论对转换的效果进行分析。在超高速应用的场合，一般采用的是单片ADC变换的结构。高速ADC器件要设法与外部逻辑电路相匹配。超过100MHz速度的器件一般都采用ECL逻辑，现在采用LVDS电平。在速度更高的时候，还采用双通输出（如 AD9054）以降低对外部逻辑电路的要求。,要实现高速转换，输入级的频响还非常重要，通常要求输入缓冲级频响应高于转换速度。例如 MAX101，它的跟踪保持放大器带宽达 1.2 GHz，孔径时间为1.2 ps。在 AD9054中，跟踪保持

6、级的前面还插入输入缓冲级以降低对外部输入放大器的要求。高速ADC的器件封装结构都安排得比较便于电路板设计。高速器件通常都要求有良好的接地与去耦。同时器件内部的模拟电源、数字电源、模拟地、数字地都是分离的，这有利于减少数字部分对模拟部分的干扰。配合这种结构，在管脚安排上，一般都采取模拟部分与数字部分分开的方式。集中模拟部分的模拟输入、模拟电源、模拟地在器件的一例或一端，而数字部分的时钟、控制端口、输出数据被安排在另一侧或另一端。这样，在设计电路PCB板时十分方便。,3.3.1 信号联线 微波传输线在数百兆赫兹的频率上，信号联线已经不能看作是零电阻、零电抗的理想联线；信号线上的电阻、电抗可能会引起

7、以下问题：（a）信号延迟：通常每英尺信号延迟2ns左右，已经可与门延迟相比；（b）信号反射：可造成逻辑误翻转；（c）信号线间的串扰：相邻信号线的干扰，可造成误翻转；（d）电路噪声：可影响ADC精度。解决以上问题可以采用微波传输线的理论分析超高速信号联线；它可以控制传输延迟，消除反射，减小串扰、噪声。为正确采用微波传输线作为信号联线，应采用EDA软件，它可以仿真信号线的延迟、反射、串扰、噪声，为高速实时系统设计提供保障。信号联线的问题不仅是ADC的问题，它是所有高速实时电路实现中普遍存在的问题，因此其解决的方案也具有普遍性。,3.3 高速ADC器件的应用,3.3.2 高速ADC器件选择 器件的选

8、择首先考虑转换速率，其次为分辨率，即位数。如 AD9020为 10位 60 MHz的 ADC，表示它的转换速度为 60 MHz，分辨率为10位。这10位只表示对每一个输入模拟信号有10位的数据输出。而实际上输出的数据是不是按照它的权值唯一地代表输入模拟电压与实际所加的模拟电压等价，都不一定能保证。影响这种等价关系的有两部分因素：一是ADC的直流精度，即指标中所指的积分非线性与微分非线性。如 AD9020，在工作温度范围内微分非线性为（1.251.5）LSB，积分非线性为（2.02.5）LSB，这仅代表静态转换误差。二是动态误差。由于宽带噪声、数字信号干扰、谐波干扰等因素，使得AD9020的有效

9、数据位（ENOB）根本不可能达到10位。在fin=2.3MHz时，有效数据位一般为 9.0位；而在fin=15.3MHz时，有效数据位为7.58.0位。,从系统要求的 ADC有效精度应达10位，若选用10位的芯片往往不能满足要求，应考虑直流交流误差的影响，应留有相当的裕量。如，系统要求10位的精度，则选12位，其输出的低2位不用，用来保证系统所要求的精度。按器件给出的速度指标全速运用也不是可取的。全速运行下ADC的有些指标会有所降低，厂家会将它指示出来。全速运行的另一个问题是功耗可能过大。器件的功耗通常是运行速度的函数。速度越快，功耗越大。有的功耗指标是在全速下给出的，有的可能不是，这点也应注

10、意。另外功耗指标还跟散热条件有关，实际的应用场合不会也不可能完全等同于测试时的条件。因此，应该给器件留有一些裕量，除非不得已，通常都不应采用全速运行。,3.3.3 对时钟、基准源、输入驱动的要求 高速ADC器件对时钟的要求比较严格。除了要求环境比较干净外，占空比要求也比较严格，通常占空比以50最好，允许10左右的改变，更大的占空比变化是不可取的。高速ADC要求时钟源稳定，相位噪声小，边沿干净。因为时钟上的振荡会产生附加的转换噪声，耦合方式有直接和变压器两种。对基准电压源的要求也比较严格。可以设想基准电压源要驱动几百个比较器而又要保持电压的稳定的难度。高速ADC现在都有内部基准源，这给设计带来很

11、大好处，同时也有助于减少外部元器件引入的干扰。但内部基准源的温漂指标都较低，如果分辨率的要求比较高，可考虑采用外部基准源。外部基准源的可选择范围大得多，大部分情况下都可以满足温漂指标。,高速、大带宽信号 ADC电路的输入信号幅度都较小，一般不超过4V（峰峰值）。这是由于速度很高，使模拟信号的幅度不可能很高，同时分布电容的影响对信号幅度的提高起了很大的制约作用，为此一般采用差分形式的模拟输入。差分模拟输入：抑制偶次谐波、共模信号（电源、地线、本地振荡）。DC（低通采样）、AC（带通采样）ADC转换器的比较器阵列如果直接接到模拟信号输入端，比较器的输入电容也是模拟信号驱动的容性负载，则对信号幅度的

12、影响会更大。,大多数高速ADC器件都内含跟踪保持放大器（T/H），有的在T/H前还加缓冲运放，这些都为模拟信号的稳定提供了相当的有利条件。即使这样，在进入 ADC之前的模拟信号在片外还是要用运放缓冲。这个缓冲级除了隔离信号源与 ADC外，一般还起信号模式变换作用，如变为直流偏置、单端驱动、差动驱动等等。当然所选择的运放应有较高的带宽和驱动能力，要满足ADC对信号源的要求。输入运放的SNR要明显优于ADC的SNR。无源器件的变压器，其噪声和谐波失真可忽略，建议采用输入变压器交流耦合方式。,3.3.4 高速ADC设计 高速ADC（不仅仅是高速ADC，对高精度ADC也一样）的布局、接地和去耦对实现A

13、DC指标要求十分重要，归纳起来为：（1）采用多层 PCB板。大面积地线（地平面）与大面积电源线对 ADC转换都是有利的。（2）模拟地与数字地分离，最后就近接于平面地。（3）用120uF的电解电容和0.010.1uF的无极性电容对每组电源分别去耦。去耦元件应尽可能地接在靠近 ADC器件处。模拟电源去耦要先接到模拟地线点，数字电源去耦要先接到数字地线点。（4）模拟电源与数字电源分开供电。如果采用单一电源，也应在进入电路板处分离出来，并分别加以去耦（LC瓷珠、3端电源滤波器）。,（5）模拟输入通路应尽可能地短，并在适当地方终结以避免反射。同时模拟输入信号与基准电压都应远离数字信号通路，这样可避免由于

14、数字信号的高速变化而耦合到模拟通路。（6）数字通路也应尽可能地短，也要注意长度的匹配以避免反射。如果必要，可在通路中串入小电阻（如 33左右），有助于减小数字信号的干扰。（7）将ADC转换器芯片下的PCB板布置成地平面有很大的好处。（8）芯片插座会增大分布电容，建议在电路板装配中不用插座。,3.4.1 数据存储：分路数据输出 由于超高速数据采集系统的速度很快，因此存储模块的设计一般都采用分路数据输出的体系结构；这种结构将ADC的输出数据分成多路较低速数据输出，可以降低对存储器读写速度的要求。3.4.2 模拟电路的抗干扰 系统抗干扰的方法首先是屏蔽，包括电路整体的屏蔽以及系统模拟部分和数字部分之

15、间的屏蔽。但是由于超高速系统一般是高功耗的，因此还必须兼顾散热问题。数据采集系统中数字电路对模拟电路的干扰是主要误差源之一。,3.4 高速ADC系统的实现,消除这一干扰可以通过器件的隔离、电源滤波、星形接地以及元器件的合理布置来解决。在超高速系统的实现中，大面积地（多层板）是一个最基本、也最重要的因素之一，一方面它可以减小干扰，另一方面它也是微带传输线的一个组成部分。隔离：光隔（光耦、光纤）、差分(LVDS)3.4.3 性能测试：动态有效位 ADC的性能指标包括有效位数、非线性、单调性、漏码等。由于电路中各种干扰因素的存在，不能认为ADC芯片的标称指标就是实际电路板的性能指标，因此需要对ADC

16、进行性能测试。这里，ADC的测试可以分为静态测试和动态测试。在ADC的各项指际中，通常最为关心的指标是动态有效位数(ENOB)，它可以采用FFT方法进行测试。具体方案是：,（a）采用单频正弦信号输入到ADC；（b）对ADC输出结果进行快速傅里叶变换（FFT），计算信噪比增益；（c）有效位数=（信噪比增益FFT增益 1.76）/6.02。上述FFT可以由DSP、PC机、逻辑分析仪等完成（多次平均）。注意频谱泄漏！,3.4.4 超高速数据传输技术一、FPDP协议 FPDP（front panel data port，前面板数据口）协议是由VSO提出的。1、基于最小等待时间与精确传输速率；基于FPD

17、P协议的总线用于在两个或多个VME总线子板之间提供高速数据传输2、总线宽度为32bit，通过80线带状电缆或背板连接。3、单一发送设备提供一个自由时钟（TTL 或PECL）此单一时钟决定了总线带宽。4、单向传输，可通过硬线链路、开关或软件手段进行配置，实现分时双向传输。5、FPDP协议的传输数据以帧为单位，在帧起始或帧结束时有同步信号。,6、没有总线冲突，协议也不包含地址与仲裁周期，因此数据传输速率完全由发送设备提供的自由时钟决定。7、数据传输的最大带宽为160MB/S。8、接口信号整体上可分为4类：第1类是32根数据线31：00，第2类是5个控制/状态信号：/DIR、/DVALID、/NRD

18、Y、/SUSPEND、/SYNC，第3类是3个时钟信号：STROBE、PSTROBE、/PSTROBE，最后是2个可编程的用户自定义信号：PIO1、PIO2与保留信号。9、规定了4种信号传输方式，即非帧数据传输，单帧数据传输，固定大小重复帧数据传输和动态大小重复帧数据传输。,二、LVDS标准1、500MHZ数据，短距离高速通信，低压差分信号。2、串行数据传输速率已达125GB/S，25GB/S已经实用。3、小振幅差分信号技术，非常低的幅度信号（350MV）通过一对差分PCB走线或平衡电缆传输数据。4、低振幅和恒流源模式驱动产生极低的噪声，功率非常小。5、ANSI/TIA/EIA-644 199

19、5标准化。6、驱动器是一个恒流源（通常为35MA，由一对差分信号线组成）。接收端高直流输入阻抗，全部驱动电流将流经100的终端电阻，产生约350MA的电压。7、低摆幅差分信号技术，其驱动和接收不依赖于供电电压（如3.3V），因此比较容易地应用于低电压系统中而保持同样的信号电平和性能。8、由于恒定的电流驱动使得度越时间很短，降低了噪声和EMI。,二、SERDES SERDES 并串行与串并行转换器，串化器/并化器（A device that serializes output from,and deserializes input to,a business machine）一种（信号）转换设备

20、，对处理器的输出（信号）进行并串行（串行化）转换，而对其输入（信号）进行串并行（解串）转换。SERializer/DESerializer的缩 写。,3.4.5 超高速数据采集系统的设计与实现 下面结合科研项目，介绍采用SPT7610和多路存储技术、采样速度达600MHz的超高速数据采集系统的工作原理与实现方案。根据系统600MHz采样速度的要求，ADC芯片采用SPT公司的6bit闪烁式ADCSPT7610。该芯片为单片结构，最高采样速度为1GSPS，输入带宽为1.4GHz，输出为二进制补码。电平转换电路将0.5V 输入信号转换成01V。时钟电路将600MHz转换成正交差分ECL信号。,SPT

21、7610采样输出分为2路ECL，每路为300MHz，受到存储器速度的限制，不可能将输出数据直接用于存储，而将输出数据分成8路进行存储。SPT7610的2路ECL输出数据（A路和B路数据）分别与2个8bit驱动器相连，再并行连接4个ECL锁存器，4个锁存器的锁存脉冲是由SPT7610输出的300MHz转换结束信号DRA和 DRB经4分频后移位得到的。8路锁存器的输出经ECLTTL电平转换后，数据送入8路FIFO进行缓存。这样就将6bit/600 MHz 转换成48bit/75MHz TTL，存放在FIFO存储器中。FIFO以48bit的字宽，通过总线驱动，异步传输给外部。,超高速数据采集系统原理

22、框图,数据采样、锁存、读写时序,CompuScope 14200General-purpose digitizer for the PCI bus,4-Channel 500 MHz,8-bit A/D with Virtex-4 FPGAs-VME,Dual 215 MHz,12-bit A/D with Virtex-II Pro FPGAs-VME/VXS,Qx-NEPTUNE-VXS-A-P,Qx-NEPTUNE-VXS-A-P性能指标,1、概述 基于VXS总线的A/D采集板，含双路2GSPS 10Bit A/D采集通道，所有输入/输出时钟与采样输入时钟保持严格同步关系。2、I Q模拟

23、输入信号（Analog Signal）带宽：1dB带宽 50MHz1000MHz；最大幅度：0.5Vpp(-2dBm)；路数：2（I，Q各一路）；输入方式：变压器耦合或直接差分耦合；输入阻抗：50；输入插座：SMA,3、输入采样时钟信号（Sample Clock）幅度范围：-2dBm 4dBm(0.5Vpp 1Vpp)；频率范围：100MHz 1.5GHz；输入方式：单端交流耦合；输入阻抗：50；输入插座：SMA4、外采样触发信号（Trigger）输入方式：负脉冲、下降沿有效、脉宽1s；电平：RS422；采样触发信号确认两路A/D采样的起始点。在无输入外采样 触发信号时，可实现软件触发。该信号

24、自VME64x P2自定义 口输入。,5、外同步信号（Sync Clock）幅度范围：-2dBm 4dBm(0.5Vpp 1Vpp)；频率：为采样时钟频率的1/16；输入方式：单端交流耦合；输入阻抗：50；输入插座：SMA；外同步信号作为多板同步信号。在只有单板的情况下，可采用内同步信号，由板内产生。6、A/D数据输出有两种方式 采用光纤串行连接，前面板2个2.5Gbit/s,VXS P0口8个3.125Gbit/s，这里是用P0的串行连接口，通过交换板路由到DSP和记录系统。,7、A/D变换模块其它技术指标：采样速率：最大2GHz；信噪比：SNR38dB；杂散：-43dBc；谐波失真：-43dBc；互调失真：-45dBc；零漂：5mv；8、操作模式：支持持3种操作模式：触发采样、连续采样和循环采样。9、板上存储能力：该板板载2banks DDR 内存模块,每bank为500MB,同时提供2个SODIMM扩展槽，每个最大可支持DDR 1GB。10、光纤连接：前面板2个2.5Gbit/s(Option),VXS P0口8个3.125Gbit/s,