算术运算(串并行加法电路).ppt

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1、算术运算的实现,计算机中最基本的算术运算是加法运算，不论加、减、乘、除运算最终都可以归结为加法运算。所以在此讨论最基本的运算部件加法器，以及并行加法器的进位问题。,串行加法器与并行加法器,加法器有串行和并行之分。在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算；并行加法器则由多个全加器组成，其位数的多少取决于机器的字长，数据的各位同时运算。,串行加法器具有器件少、成本低的优点，但运算速度太慢，所以除去某些低速的专用运算器外很少采用。并行加法器可同时对数据的各位相加，但存在着一个加法的最长运算时间问题。这是因为虽然操作数的各位是同时提供的，但低位运算所产生的进位会影响高位的运算结果

2、。例如：1111和0001相加，最低位产生的进位将逐位影响至最高位，因此，并行加法器的最长运算时间主要是由进位信号的传递时间决定的，而每个全加器本身的求和延迟只是次要因素。很明显，提高并行加法器速度的关键是尽量加快进位产生和传递的速度。,串行加法器与并行加法器（续）,并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。我们将传递进位信号的逻辑线路连接起来构成的进位网络称为进位链。每一位的进位表达式为：Ci=AiBi+(AiBi)Ci-1 其中：Gi=AiBi为进位产生函数 Pi=AiBi为进位传递函数 进位表达式Ci=Gi+PiCi-1,进位的产生和传递,Fig.

3、串行进位的并行加法器(or P35:fig2-2)其中：C1=G1+P1C0 C2=G2+P2C1 Cn=Gn+PnCn-1,串行进位的并行加法器,进位的产生和传递（续）,串行进位的并行加法器的总延迟时间与字长成正比，字长越长，总延迟时间就越长。假定，将一级“与门”、“或门”的延迟时间定为ty，从上述公式中可看出，每一级全加器的进位延迟时间为2ty。在字长为n位的情况下，若不考虑Gi、Pi的形成时间，从C0Cn的最长延迟时间为2nty（设C0为加法器最低位的进位输入，Cn为加法器最高位的进位输出）。,1.并行进位方式 并行进位又叫先行进位、同时进位，其特点是各级进位信号同时形成。C1=G1+P

4、1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0,并行加法器的快速进位,这种进位方式是快速的，若不考虑Gi、Pi的形成时间，从C0Cn的最长延迟时间仅为2ty，而与字长无关。但是随着加法器位数的增加，Ci的逻辑表达式会变得越来越长，输入变量会越来越多，这会使电路结构变得很复杂，所以完全采用并行进位是不现实的。,1.并行进位方式（续）,单级先行进位方式（组内并行、组间串行）以16位加法器为例，可分为4组，每组4位。第一小组组内

5、的进位逻辑函数C1、C2、C3、C4的表达式与前述相同，它们是同时产生的，实现上述进位逻辑函数的电路称之为4位先行进位电路CLA，其延迟时间是2ty。利用这种4位的CLA电路以及进位产生/传递电路和求和电路可以构成4位的CLA加法器。用4个这样的CLA加法器，很容易构成16位的单级先行进位加法器。,2.分组并行进位方式,16位单级先行进位加法器,Fig.16位单级先行进位加法器,16位单级先行进位时间图,Fig.16位单级先行进位时间图,多级先行进位方式（组内并行、组间并行）仍以字长为16位的加法器作为例子，分析两级先行进位加法器的设计方法。第一小组的进位输出C4可以变成两个与项相或：C4=G

6、4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0=G1*+P1*C0 其中：G1*=G4+P4G3+P4P3G2+P4P3P2G1 P1*=P4P3P2P1 Gi*称为组进位产生函数 Pi*称为组进位传递函数,2.分组并行进位方式（续）,依次类推，可以得到：C8=G2*+P2*C4=G2*+P2*G1*+P2*P1*C0 C12=G3*+P3*C8=G3*+P3*G2+P3*P2*G1*+P3*P2*P1*C0 C16=G4*+P4*C12=G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1*+P4*P3*P2*P1*C0,2.分组并行进位方式（续）,成组先行进

7、位电路BCLA，其延迟时间是2ty。利用这种4位的BCLA电路以及进位产生/传递电路和求和电路可以构成4位的BCLA加法器。16位的两级先行进位加法器可由4个BCLA加法器和1个CLA电路组成。,2.分组并行进位方式（续）,16位两级先行进位加法器,Fig.16位两级先行进位加法器,若不考虑Gi、Pi的形成时间，C0经过2ty产生第一小组的C1、C2、C3及所有组进位产生函数Gi*和组进位传递函数Pi*；再经过2ty，由CLA电路产生C4、C8、C12、C16；再经过2ty后，才能产生第二、三、四小组内的C5C7、C9C11、C13C15。此时加法器的最长进位延迟时间是6ty。,2.分组并行进位方式（续）,16位两级先行进位时间图,Fig.16位两级先行进位时间图,