时序逻辑电路触发器.ppt

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1、1,时序逻辑电路-触发器,2,时序电路的特点：具有记忆功能。,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,时序电路的基本单元：触发器。,3,1 概述,触发器的功能：形象地说，它具有“一触即发”的功能。在输入信号的作用下，它能够从一种状态(0 或 1)转变成另一种状态(1 或 0)。,触发器的特点：有记忆功能的逻辑部件。输出状态不只与现时的输入有关，还与原来的输出状态有关。,触发器的分类：,按逻辑功能分（输入/输出关系）：有R-S触发器、D触发器、JK触发器、T型等；按触发方式划分（电路结构）：有电平触发方式、边沿

2、触发方式和主从结构等。,静态,瞬态,4,2 触发器的基本形式,反馈,基本 RS 触发器,反馈,正是由于引入反馈，才使电路具有记忆功能!,5,输入RD=0,SD=1时,原状态：,1,1,0,0,1,0,1,0,输出仍保持：,原状态：,0,1,1,1,1,0,1,0,输出变为：,置“0”！,6,输入RD=1,SD=0时,原状态：,1,0,1,0,1,0,0,1,输出变为：,原状态：,0,0,1,1,0,1,0,1,输出保持：,置“1”！,7,输入RD=1,SD=1时,原状态：,1,0,1,1,1,0,0,1,输出保持原状态：,原状态：,1,1,0,1,1,0,输出保持原状态：,保持！,8,输入RD

3、=0,SD=0时,输出：全是1,注意：当RD、SD同时由0变为1时，翻转快的门输出变为0，另一个不得翻转。因此，该状态为不定状态。,基本触发器的功能表,注意：1，低电平有效2，置/复位,9,10,1.触发器是双稳态器件，只要令RD=SD=1，触发器即保持原态。稳态情况下，两输出互补。一般定义Q为触发器的状态。,2.在控制端加入负脉冲，可以使触发器状态变化。置1/置位 置0/复位/清0,小 结,3.当满足约束条件SD+RD1时，改变输入信号，就可以改变输出信号状态。,11,12,时钟触发器,时钟是指一种周期性矩形脉冲（CP）。实用的触发器都是在时钟信号的控制（同步）下工作。（时钟）触发器不仅有触

4、发端，还有CP端。,13,直接清零端,直接置位端,异步预置,同步置/复位,14,触发方式,边沿触发：只在CP的有效沿（上升沿或下降沿）接收 输入信号并进行状态更新。（抗干扰强！）电平触发：在CP的有效电平（高电平或低电平）接收 输入信号并进行状态更新。,15,主从触发方式：,R,16,3 触发器按逻辑功能的分类,输入端数目输入/出逻辑关系 RS,JK,D,T,T 特征方程/功能表,17,功能表,例：画出D触发器的输出波形。,一、D 触发器,注意：表示触发方式的符号！,特征方程,上升沿,高电平,18,功能表,JK触发器的功能小结：,1.当J=0、K=0时，具有保持功能；,2.当J=1、K=1时，

5、具有翻转功能；,3.当J=0、K=1时，具有复位功能；,4.当J=1、K=0时，具有置位功能。,二、J-K 触发器,19,画出下降沿 JK 触发器输出端波形图,20,功能表,三、T 触发器,21,一、JK触发器转换成D触发器,4 触发器逻辑功能的转换,22,二、JK触发器转换成T触发器,23,三、D触发器转换成T触发器,24,时钟触发器的时间参数,建立时间和保持时间传输延迟时间,限制CP频率过高,25,例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。,电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。,26,1Q,1D,2Q,2D,GND,4Q,4D,3Q,3D,时钟,清零,USC,公用清零,公用时钟,74LS175管脚图,27,+5V,D1,D2,D3,D4,CLR,CP,赛前先清零,输出为零发光管不亮,28,D1,D2,D3,D4,CLR,CP,+5V,反相端都为1,1,29,D1,D2,D3,D4,CLR,CP,+5V,若有一按钮被按下，比如第一个钮。,0,这时其它按钮被按下也没反应。,0,30,作业,10-210-4,