数电时序逻辑电路.ppt

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1、第三章 时序逻辑电路,概述触发器计数器寄存器设计实践,本章内容：,时序逻辑电路,3.1 概述,根据逻辑功能不同，数字电路分为两大类：,组合逻辑电路；时序逻辑电路,组合逻辑电路,工作特征:,任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。,结构特征:,1、输出、输入之间没有反馈延迟通路；2、不含记忆单元。,3.1 概述,时序逻辑电路,工作特征:,任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。,结构特征:,由组合逻辑电路和存储电路组成,电路中存在反馈。,锁存器和触发器是构成时序逻辑电路的基本逻辑单元。,用于记忆1位二进制信号,3.1 概述,锁存器

2、与触发器：,功能：,有两个能自行保持的状态；根据输入信号可以置成0或1。,分类：,按触发方式（电平，脉冲，边沿）；按逻辑功能（RS,JK,D,T）。,3.1 概述,锁存器与触发器：,共同点,具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,不同点,锁存器-对脉冲电平敏感的存储电路。,触发器-对脉冲边沿敏感的存储电路。,3.2 触发器,锁存器触发器集成芯片消抖动电路,本节内容：,3.2.1 D 锁存器,逻辑符号,D锁存器的功能表,3.2.2 D 触发器,D触发器的功能表,D触发器的种类很多：有双上升沿D触发 器74LS74、六上升沿D触发 器74LS

3、174、八D触发器74LS273、六D触发器74LS378等 74LS273与74LS373的区别74LS273 是 带公共时钟复位八D触发器74LS373 是 三态同相八D锁存器,3.2.3 集成芯片,3.2.3 集成芯片,74LS273是具有复位功能、上升沿触发的8位数据锁存器,3.2.3 集成芯片,74HC373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,【例】运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。,3.2.4 消抖动电路,3.2.4 消抖动电路,不定,1,0,0,1,0,1,0,0,1,0,1,不变,1,1,不变,Q,3.2.4 消抖动电路,计

4、数器是一种用途非常广泛的时序逻辑电路,它不仅可以对时钟脉冲进行计数,还可以用在定时、分频、信号产生等逻辑电路中。计数器的种类很多,根据它们的不同特点,可以将计数器分成不同的类型。典型的分类方法有如下几种:,3.3 计数器,(1)按计数进制可分为二进制计数器、十进制计数器和N进制计数器。按照二进制数规律对时钟脉冲进行计数的电路称为二进制计数器。n位二进制计数器的计数长度为2n。按照十进制数规律对时钟脉冲进行计数的电路称为十进制计数器。十进制计数器的计数长度为10。按照N进制数规律对时钟脉冲进行计数的电路称为N进制计数器。N进制计数器的计数长度为N。,3.3 计数器,(2)按计数过程中的增减规律可

5、以分为加法计数器、减法计数器和可逆计数器。按照递增规律对时钟脉冲进行计数的电路,称为加法计数器；按照递减规律对时钟脉冲进行计数的电路,称为减法计数器。,3.3 计数器,3.3 计数器,集成计数器任意进制计数器其它应用设计实践,本节内容：,1.74163MSI计数器模块 74163是中规模集成四位同步二进制加法计数器,计数范围是015。它具有同步置数、同步清零、保持和二进制加法计数等逻辑功能。,3.3.1 集成计数器,74163四位同步二进制加法计数器（a）国标符号;（b）惯用模块符号,1.74163,74163四位同步二进制加法计数器功能表,1.74163,2.74160计数器模块 74160

6、是中规模集成8421BCD码同步十进制加法计数器,计数范围是09。它具有同步置数、异步清零、保持和十进制加法计数等逻辑功能。74160的国标符号和惯用模块符号分别如图（a）和（b）所示。,3.3.1 集成计数器,74160四位同步十进制加法计数器（a）国标符号;（b）惯用模块符号,2.74160计数器,74160四位同步十进制加法计数器功能表,2.74160计数器,3.74191计数器模块 74191是中规模集成四位单时钟同步二进制加/减可逆计数器,计数范围是015。它具有异步置数、保持、二进制加法计数和二进制减法计数等逻辑功能。图（a）和（b）分别是它的国标符号和惯用模块符号。,3.3.1

7、集成计数器,74191四位单时钟同步二进制加/减可逆计数器（a）国标符号;（b）惯用模块符号,3.74191计数器,74191四位单时钟同步二进制加/减可逆计数器功能表,3.74191计数器,4.74192计数器模块 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：,3.3.1 集成计数器,4.74192计数器模块 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：,3.3.1 集成计数器,CPU为加计数时钟输入端，CPD为减计数时钟输入端。为预置输入控制端，异步预置。MR

8、为复位输入端，高电平有效，异步清除。TCU为进位输出：1001状态后负脉冲输出，TCD为借位输出：0000状态后负脉冲输出。,4.74192计数器,其功能表如下：,利用MSI计数器模块的清零端和置数端,结合MSI计数器模块的串接,可以构成任意进制的计数器。假设已有N进制的计数器模块,要构造M进制的计数器,当NM时,只用一个MSI计数器模块即可;当NM时,必须要用多个MSI计数器模块进行串接。下面分别来讨论这两种情况。,任意进制计数器,1)已有计数器的模N大于要构造计数器的模M 当已有计数器的模N大于要构造计数器的模M时,要设法让计数器绕过其中的N-M 个状态,提前完成计数循环,实现的方法有清零

9、法和置数法。清零法是在计数器尚未完成计数循环之前,使其清零端有效,让计数器提前回到全0状态。置数法是在计数器计数到某个状态时,给它置入一个新的状态,从而绕过若干个状态。,任意进制计数器,计数器模块的清零和置数功能有同步和异步两种不同的方式,相应的转换电路也有所不同。要让计数器绕过SM状态而从SM-1 状态转到另一个状态时,如果是同步清零或同步置数方式,就要在SM-1 状态时使计数器的同步清零端或同步置数端有效,这样，在下一个计数脉冲到来时,计数器转为全0状态或预置的状态而非SM状态;如果是异步清零或异步置数方式,则要在SM状态时才使计数器的异步清零端或异步置数端有效,此时，计数器立即被清零或置

10、数,SM状态只会维持很短的时间,不是一个稳定的计数状态。,任意进制计数器,【例1】用74163构造十五进制加法计数器。解:74163是具有同步清零和同步置数功能的四位二进制加法计数器,它的计数循环中包含16个状态,因此又称十六进制计数器。用74163构造十五进制加法计数器就是要提前一个状态结束计数循环,使状态1110的下一个状态改为0000而非原来的1111,如图 所示。,任意进制计数器,十六进制加法转换为十五进制加法 的状态转换示意图,任意进制计数器,由于74163同时具有清零和置数功能,因此既可以采用清零法也可以采用置数法。如果采用清零法,当状态为1110时,要使74163的同步清零输入端

11、CLR变为低电平,当下一个脉冲到来时,计数器被清零,回到0000状态。此时，清零输入端CLR变回高电平,计数器又回到计数工作模式重新开始计数。用清零法将74163构造成十五进制加法计数器的电路连接图如图（a）所示。,任意进制计数器,如果采用置数法,当状态为1110时,要使74163的同步置数输入端LD变为低电平,并行数据输入端D0、D1、D2、D3都接0,当下一个脉冲到来时,计数器被置为0000状态。此时，置数输入端LD变回高电平,计数器又回到计数工作模式重新开始计数。用置数法将74163构造成十五进制加法计数器的电路连接图如图（b）所示。,任意进制计数器,图用74163构造十五进制加法计数器

12、（a）同步清零法;(b)同步置数法,任意进制计数器,【例2】用74160构造八进制加法计数器。解:74160是具有异步清零和同步置数功能的十进制加法计数器,它的计数循环中包含10个状态。因此,用74160构造八进制加法计数器时,要使它提前两个状态结束计数循环,使状态0111的下一个状态改为0000而非原来的1000,如图537所示。,任意进制计数器,十进制加法转换为八进制加法的状态转换示意图,任意进制计数器,如果采用清零法,由于74160是异步清零,即当清零输入端变为低电平时,计数器马上被清零,回到0000状态,而无需等到下一个脉冲到来。因此,应该在1000状态而非0111状态时使清零输入端为

13、低电平。如果在0111状态时清零输入端为低电平,则0111状态只能维持很短的时间而不能作为一个稳定的有效计数状态。用清零法将74160构造成八进制加法计数器的电路连接图如图（a）所示。如果采用置数法,由于74160是同步置数,当状态为0111时,就要使74160的置数输入端变为低电平。图（b）所示为用置数法将74160构造成八进制加法计数器的电路连接图。,任意进制计数器,用74160构造八进制加法计数器（a）异步清零法;(b)同步置数法,任意进制计数器,2)已有计数器的模N小于要构造计数器的模M 当已有计数器的模N小于要构造计数器的模M时,如果M可以表示为已有计数器的模的乘积,则只需将计数器串

14、接起来即可,无需利用计数器的清零端和置数端;如果M不能表示为已有计数器的模的乘积,则不仅要将计数器串接起来,还要利用计数器的清零端和置数端,使计数器绕过多余的状态。,任意进制计数器,【例3】用74160和74163构造一百六十进制计数器。解:74160的模为10,74163的模是16,两者的乘积正好为160,因此可以直接将一个74160和一个74163连接起来实现一百六十进制计数器。连接方法有串行进位和并行进位两种,分别如图所示。,任意进制计数器,串行进位连接方式,任意进制计数器,并行进位连接方式,任意进制计数器,【例4】用74163构造二百进制计数器。解:74163的模为16,将两片7416

15、3连接起来可以构成二百五十六进制计数器。要构造二百进制计数器,必须让计数器绕过56个多余的状态,使计数器从全0状态开始计数,即经过输入200个计数脉冲后,重新回到全0状态。可以采用整体清零或整体置数方法。由于74163的清零和置数功能是同步方式的,因此要在计数199个脉冲后,使两片计数器的清零输入端或置数输入端都有效。,任意进制计数器,图（a）、（b）分别是整体清零法和整体置数法的电路连接图。由图中可知,当计数器计数到第199个脉冲时,状态为11000111,此时与非门G的输出变为低电平,使清零输入端或置数输入端有效。这样,当下一个脉冲（第200个脉冲）到来时,计数器被清零或被置数而重新回到全

16、0状态,实现二百进制的计数功能。,任意进制计数器,(a)整体清零法;(b)整体置数法,任意进制计数器,MSI计数器模块的应用非常广泛,除了能够构成任意模计数器外,还有很多其他的用途,典型的有分频器、定时器、并行/串行数据转换电路、序列信号发生器等。,其它应用,用74160构成分频电路,图示是一个由三片74160构成的分频电路。如果在CLK输入端加入频率为f的脉冲信号,则将在第、片74160的进位输出端分别输出频率为10分频、100分频、1000分频的脉冲信号。,其它应用,图3-1所示是一个由八进制加法计数器和八选一数据选择器构成的并行/串行数据转换电路。在数据选择器的数据输入端加入并行数据,在

17、CLK信号的控制下,并行数据中的各位将按顺序一位接一位地从数据选择器的输出端输出,转换成串行数据,时序图如图3-2所示。如果在数据选择器的数据输入端加入固定的数据,则在CLK信号的控制下,将在数据选择器的输出端产生相应的序列信号。,其它应用,图3-1 并行/串行数据转换电路,其它应用,图3-2 并行/串行数据转换电路的时序图,例1 用74LS160设计一六十进制BCD计数器。例2 用74LS192设计一六十进制BCD减法计数器。,3.3.4 设计实践,寄存器是另一种常用的时序逻辑电路,主要用于对数据进行寄存和移位。寄存器可分为两大类:基本寄存器和移位寄存器。基本寄存器只能寄存数据,其特点是:数

18、据并行输入、并行输出。,3.4寄存器,移位寄存器不仅可以寄存数据,还可以对数据进行移位,数据在移位脉冲的控制下依次逐位左移或右移。移位寄存器有四种不同的工作方式:并行输入/并行输出、并行输入/串行输出、串行输入/并行输出、串行输入/串行输出。,3.4寄存器,3.4 寄存器,基本寄存器移位寄存器集成寄存器应用,本节内容：,基本寄存器 图3-3所示是由四个下降沿触发的边沿D触发器构成的四位基本寄存器。它的工作原理很简单:当CP的下降沿到来时,加在D3、D2、D1、D0上的四位并行数据就被送入到四个触发器的Q3、Q2、Q1、Q0输出端,在下一个CP的下降沿到来之前,这些数据一直寄存在输出端。,基本寄

19、存器,图3-3 四位基本寄存器,基本寄存器,移位寄存器 按照数据移位的特点,移位寄存器可分为单向移位寄存器和双向移位寄存器。单向移位寄存器只能进行单方向的数据移位,有右移和左移两种。双向移位寄存器在控制信号的作用下可进行向右和向左两个方向的数据移位。移位寄存器不仅可以用来寄存数据,还广泛应用于数据的串行/并行转换、数值运算等。,移位寄存器,1.单向移位寄存器 图3-4所示为一个四位右移寄存器。数据从串行输入端中输入,在移位脉冲的作用下逐位右移,第一个CP下降沿到来时,第一位数据被移进第一个触发器的输出端Q0;第二个CP下降沿到来时,第二位数据被移进第一个触发器的输出端Q0,第一位数据被移到第二

20、个触发器的输出端Q1;第三个CP下降沿到来时,第三位数据被移进第一个触发器的输出端Q0,第二位数据被移到第二个触发器的输出端Q1,第一位数据被移到第三个触发器的输出端Q2;,移位寄存器,第四个CP下降沿到来时,第四位数据被移进第一个触发器的输出端Q0,第三位数据被移到第二个触发器的输出端Q1,第二位数据被移到第三个触发器的输出端Q2,第一位数据被移到第四个触发器的输出端Q3。由此可见,在移位脉冲的作用下,可以从其中一个触发器的输出端串行输出数据,也可以经过四个移位脉冲后,从四个触发器的输出端并行输出数据。该寄存器有串行输入/串行输出、串行输入/并行输出两种工作方式。,移位寄存器,图3-4 右移

21、寄存器,移位寄存器,右移寄存器的时序图,移位寄存器,并入/串出移位寄存器,移位寄存器,并入/串出移位寄存器时序图,移位寄存器,图3-5所示是一个双向移位寄存器,利用它可以对数据进行逐位右移,也可以对数据进行逐位左移。,图3-5双向移位寄存器,2.双向移位寄存器,1.74164MSI八位单向移位寄存器 74164MSI是具有异步清零功能的八位串行输入/并行输出单向移位寄存器,它的逻辑符号如图36所示。,集成寄存器,图36 74164MSI八位单向移位寄存器（a）国标符号;（b）惯用模块符号,集成寄存器,表512 74164MSI八位单向移位寄存功能表,集成寄存器,74164MSI八位单向移位寄存

22、器的时序图,集成寄存器,2.74194MSI四位双向移位寄存器 74194MSI是四位双向移位寄存器,数据可串行输入也可并行输入，可串行输出也可并行输出,同时具有保持和异步清零功能,它的逻辑符号如图37所示。,集成寄存器,图37 74194MSI四位双向移位寄存器（a）国标符号;（b）惯用模块符号,集成寄存器,74194MSI四位双向移位寄存器功能表,集成寄存器,74194MSI的工作模式如下：(1)当S1=0、S0=0时,为保持工作模式,(2)当S1=0、S0=1时,为右移工作模式:,集成寄存器,(3)当S1=1、S0=0时,为左移工作模式：,(4)当S1=1、S0=1时,为并行输入工作模式

23、:,集成寄存器,MSI寄存器模块的用途很广泛,比较常用的有延时控制、序列发生与检测、串行/并行数据转换等。1)延时控制 利用串行输入/串行输出的MSI寄存器模块可以产生一定数量的延时。图38（a）所示是由74164构成的结构非常简单的延时电路,时序图如图38（b）所示。图38（a）中,数据从74164的两个串行输入端输入,从第i个(i=0,1,7)输出端Qi输出,需要经过i+1个移位脉冲。假设移位脉冲的周期为T,则输出的延时为(i+1)T。,应用,图38用74164进行延时控制（a）逻辑电路;（b）时序图,应用,2)序列检测 图39所示是一个由74194双向移位寄存器构成的序列检测电路。在电路

24、中,74194工作于右移方式,数据序列Din 由SR端逐位右移输入,输出为 只有当Din、Q0、Q1、Q2、Q3分别为1、1、0、1、1时,输出Y才为1,因此可以用这一电路检测序列11011。,应用,图39 序列检测电路,应用,应用,3)串并转换,应用,4)并串转换,3.5 设计实践,【例1】定时器设计设计要求：整体清零；最高定时到99分；以秒的速度递增至预定时间，以分的速度递减至零。硬件要求：时钟信号提供秒信号；两位八段数码管,3.5 设计实践,结构分析：计数模块：输入秒信号，输出两个4位的BCD码，分别表示个位和十位；可整体清零；也可以秒的速度递增，实现置数，最高设置到99分；以分的速度递减到零，实现计时的功能。译码器模块：对输入的4位BCD码进行七段码译码，输出到数码管。（限定一个时，需要个位/十位二选一）,