数电CMOS逻辑门.ppt

《数电CMOS逻辑门.ppt》由会员分享，可在线阅读，更多相关《数电CMOS逻辑门.ppt（35页珍藏版）》请在三一办公上搜索。

1、3 逻辑门电路,3.1 MOS逻辑门电路3.2 TTL逻辑门电路*3.3 射极耦合逻辑门电路*3.4 砷化镓逻辑门电路3.5 逻辑描述中的几个问题3.6 逻辑门电路使用中的几个实际问题*3.7 用VerilogHDL描述逻辑门电路,3.1 MOS逻辑门,数字集成电路简介,逻辑门的一般特性,MOS开关及其等效电路,CMOS反相器,CMOS逻辑门电路,CMOS漏极开路门和三态输出门电路,3.1.7 CMOS传输门,CMOS逻辑门电路的技术参数,1、逻辑门:实现基本逻辑运算和复合逻辑运算的单元电路。,2、逻辑门电路的分类,二极管门电路,三极管门电路,TTL门电路,MOS门电路,PMOS门,CMOS门

2、,分立门电路,NMOS门,数字集成电路简介,1.CMOS集成电路:广泛应用于超大规模、甚大规模集成电路,4000系列,74HC 74HCT,74VHC 74VHCT,速度慢与TTL不兼容抗干扰功耗低,74LVC 74AUC,速度加快与TTL兼容负载能力强抗干扰功耗低,速度两倍于74HC与TTL兼容负载能力强抗干扰功耗低,低(超低)电压速度更加快与TTL兼容负载能力强抗干扰功耗低,74系列,74LS系列,74AS系列,74ALS,2.TTL 集成电路:广泛应用于中大规模集成电路,3.1.1 数字集成电路简介,3.1.2 逻辑门电路的一般特性,1.输入和输出的高、低电平,输出高电平的下限值 VOH

3、(min),输入低电平的上限值 VIL(max),输入高电平的下限值 VIH(min),输出低电平的上限值 VOL(max),负载门输入高电平时的噪声容限：,负载门输入低电平时的噪声容限：,2.噪声容限,VNH=VOH(min)VIH(min),VNL=VIL(max)VOL(max),表示门电路的抗干扰能力。,3.传输延迟时间,表征门电路开关速度它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。,CMOS电路传输延迟时间,4.功耗,静态功耗：指的是当电路没有状态转换时的功耗，是电源总电流ID与电源电压VDD的乘积。,动态功耗：指的是电路在输出状态转换时的功耗。,对

4、于TTL门电路来说，静态功耗是主要的。CMOS电路的静态功耗非常低。CMOS门电路动态功耗正比于转换频率，也正比于电源电压的平方。,5.延时功耗积,是速度功耗综合性的指标.延时功耗积，用符号DP表示,DP=tPd PD,扇入数：取决于逻辑门的输入端的个数。,6.扇入与扇出数,扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。,(a)拉电流负载：负载电流从驱动门流向外电路,(b)灌电流负载：负载电流从外电路流入驱动门,（a)带拉电流负载,当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了高电平输出电流的最大值，从而限制了负载门的个数

5、。,高电平扇出数:,IOH:驱动门的输出端为高电平时，允许输出的最大电流,IIH:负载门的输入端为高电平时，允许输入的最大电流。,(b)带灌电流负载,当负载门的个数增加时，总的灌电流将增加，会引起输出低电压的升高。但不得高于输出低电平的上限值，这就限制了低电平输出电流的最大值，从而也限制了负载门的个数。,IOL：驱动门的输出端为低电平时，允许输出的最大电流,IIL：负载门的输入端为低电平时，允许输入的最大电流,低电平扇出数:,复习：MOS管,ID电流方向:,流进漏极,开启电压VTN 0,1）VGS VTN时导通（开关闭合）,2）VGS VTN时截止（开关断开）,另：衬底B与S之间零偏或反偏。B

6、S可连在一起，或NMOS可将B接电路的最低电位,增强型NMOS管,复习：MOS管,ID电流方向:,流出漏极,增强型PMOS管,开启电压VTP 0,1）VGS VTP时导通（开关闭合）,2）VGS VTP时截止（开关断开）,另：衬底B与S之间零偏或反偏。BS可连在一起，或PMOS可将B接电路的最高电位,MOS开关及其等效电路,：MOS管通过饱和区到达可变电阻区，输出 低电平,:MOS管截止，输出高电平,当I VTN,当I VTN,CMOS 反相器,1.工作原理,vi,vGSN,vGSP,TN,TP,vO,0 V,0V,-10V,截止,导通,10 V,10 V,10V,0V,导通,截止,0 V,V

7、TN=2 V,VTP=-2 V,逻辑图,逻辑表达式,采用两个极性相反的增强型MOS管,2.电压传输特性和电流传输特性,电压传输特性,3.CMOS反相器的工作速度,在由于电路具有互补对称的性质，它的开通时间与关闭时间是相等的。平均延迟时间：10 ns。,带电容负载,与非门,1.CMOS 与非门,(a)电路结构,(b)工作原理,VTN=2 V,VTP=-2 V,N输入的与非门的电路?,输入端增加有什么问题?,3.1.5 CMOS 逻辑门,或非门,2.CMOS 或非门,VTN=2 V,VTP=-2 V,N输入的或非门的电路的结构?,输入端增加有什么问题?,3.异或门电路,4.输入保护电路和缓冲电路,

8、采用缓冲电路能统一参数，使内部逻辑不同的集成逻辑门电路具有相同的输入和输出特性。,例：CMOS逻辑门的缓冲电路,输入、输出端加了反相器作为缓冲电路，所以电路的逻辑功能也发生了变化。增加了缓冲器后的逻辑功能为与非功能,1.CMOS漏极开路门,1）CMOS漏极开路门的提出,输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。,3.1.6 CMOS漏极开路（OD）门和三态输出门电路,0,1,2）漏极开路门的结构与逻辑符号,(c)可以实现线与功能;,电路,逻辑符号,(b)与非逻辑不变,漏极开路门输出连接,(a)工作时必须外接电源和电阻;,3)上拉电阻对

9、OD门动态性能的影响,Rp的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快。但功耗大,且可能使输出电流超过允许的最大值IOL(max）。,电路带电容负载,Rp的值大，可保证输出电流不能超过允许的最大值IOL(max）、功耗小。但负载电容的充电时间常数亦愈大，开关速度因而愈慢。,当VO=VOL，,IIL（total),因为OD门内没有电源，所以无论输出电平为高或低，输出电流均从外电路流入OD门,必须保证VOLVOL(max)，所以RP要足够大，有一个最小值RP(min)。,最不利的情况：只有一个 OD门导通,IIL（total),IOL(max)：OD门的输出端为低电平时，允许的最大负载

10、电流,IIL(total)：=nIIL。IIL：负载门的输入端为低电平 时，允许输入的电流。n：负载门数目（与非门负载）接入的输入端数目（或非门负载）,当VO=VOH,必须保证VOHVOH(min)，所以RP要足够小，有一个最大值RP(max)。,IOZ(total)：全部OD门的输出高电平时的漏电流总合。,IIH(total)：=nIIH。IIH：负载门的输入端为高电平 时，允许输入的电流。n：接入的输入端数目,2.三态(TSL)输出门电路,1,0,0,1,1,截止,导通,1,0,0,截止,导通,0,1,0,截止,截止,X,1,逻辑功能：高电平有效的同相逻辑三态门,0,1,3.1.7 CMO

11、S传输门(双向模拟开关),1.CMOS传输门电路,电路,逻辑符号,2、CMOS传输门电路的工作原理,设TP:|VTP|=2V，TN:VTN=2VI的变化范围为5V到+5V。,5V,+5V,5V到+5V,GSN VTN,TN截止,GSP=5V(-5V到+5V)=(10到0)V,开关断开，不能转送信号,GSN=-5V(5V到+5V)=(0到-10)V,GSP0,TP截止,电路,+5V,5V,GSP=5V(3V+5V)=2V 10V,GSN=5V(5V+3V)=(102)V,b、I=3V5V,GSNVTN,TN导通,a、I=5V3V,TN导通，TP导通,C、I=3V3V,电路,传输门组成的数据选择器,C=0,TG1导通,TG2断开 L=X,TG2导通,TG1断开 L=Y,C=1,传输门的应用,CMOS逻辑集成器件发展使它的技术参数从总体上来说已经达到或者超过TTL器件的水平。CMOS器件的功耗低、扇出数大，噪声容限大，静态功耗小，动态功耗随频率的增加而增加。,3.1.8 CMOS逻辑门电路的技术参数,CMOS门电路各系列的性能比较,作业,P122 3.1.12(a)(d)其它题目自己做并对答案。,作业根据大学号分单双号交，每周一次，周一上课前交。,