数字逻辑电路教程PPT第5章时序逻辑电路.ppt

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1、第五章 时序逻辑电路,时序逻辑电路的特点、框图表示及分类时序电路的逻辑功能表示法分析时序电路逻辑功能的基本方法举例 常用的时序电路设计时序电路逻辑功能的基本方法,时序逻辑电路的特点,逻辑功能上的特点(时序电路定义)任一时刻的稳定输出不仅决定于该时刻的输入，而且和电路原来状态有关。结构上的特点 电路中包含存储元件通常由触发器构成。存储元件的输出和电路输入间存在着反馈连接，这是时序电路区别于组合电路的重要特点之一。,时序逻辑电路的框图表示,tn和tn+1：两个相邻的离散时间。,时序电路分类,按触发方式分两类同步时序电路：所有触发器共用一个时钟信号，即所有触发器的状态转换发生在同一时刻 异步时序电路

2、：所有触发器的状态转换不一定发生在同一时刻。按输出方式分两类米里型：时序电路的输出状态与输入和现态有关的电路称为米里型莫尔型：输出状态只与现态有关的电路，称为莫尔型。,时序电路的逻辑功能表示法,逻辑方程式,输出方程,状态方程,驱动方程或激励方程,由于F1，F2，Fj是电路的输出信号。,因Q1，Q2，Ql表示存储电路的状态，称之为状态变量。,由于因Z1，Z2，Zk是存储电路的驱动或激励信号。,时序电路的逻辑功能表示法,状态转换表、状态图、时序图(工作波形图)时序电路的现态和次态，是由构成该时序电路的存储电路（一般由触发器组成）的现态和次态分别表示的，那么就可以用分析触发器的有关方法，列出时序电路

3、的状态表，画出时序电路的卡诺图、状态图和时序图。,时序电路的逻辑功能表示法,以上四种表示方法从不同侧面突出了时序电路的逻辑功能，它们本质上是相通的，可相互转换。在实际中根据需要选用。,分析时序电路逻辑功能的基本方法,分析一个时序电路，就是要找出给定时序电路的逻辑功能。对具体电路而言，就是通过分析找出电路的状态和电路的输出在输入信号和时钟信号作用下的变化规律。,分析电路组成，写逻辑方程式根据给定电路，写出：时钟方程、驱动方程、输出方程求状态方程将驱动方程代入触发器特性方程，求出状态方程。进行计算和列状态转换真值表将任何一组输入变量及电路的初始状态的取值代入状态方程和输出方程，即可计算出电路的次态

4、值和相应输出值，然后继续这个过程，直到考虑了所有可能的状态为止。将这些计算结果列成真值表的形式，就得到状态转换真值表。概括逻辑功能,分析步骤,分析过程示意图如下,例5-1试分析图5-2所示时序电路的逻辑功能。,根据图5-2所示逻辑图写出的驱动方程为：,写出的输出方程为：,将上式代入JK触发器的特性方程,求得状态方程：,求状态转换表和状态转换图，画波形图。设电路的初始状态,代入状态方程和输出方程得,将这一结果作为新的初始状态，再代入状态方程和输出方程。将结果添入表中得到状态转换表,由状态转换表很容易画出状态转换图,该电路是一个六进制计数器。000101为有效状态。有效状态构成的循环为有效循环。1

5、10和111无效状态。无效状态在CP脉冲作用下能够进入有效循环，说明该电路能够自启动。若无效状态在CP作用下不能进入有效循环，则表明电路不能自启动。,例5-2试分析图5-5所示时序电路的逻辑功能。,图5-5,解：根据图5-5写出的驱动方程如下：,图5-5,状态方程、输出方程如下：,列状态转换表(表5-2)，画出状态转换图(图5-6),3、确定逻辑功能：X=0，回到00状态，且F=0；只有连续输入四个或四个以上个1时，才使F=1否则F=0。故该电路称作1111序列检测器。,例5-3 试分析图5-7所示时序电路的逻辑功能。,图5-7,解：图5-7所示电路为异步时序电路。由电路看出：,CP1下降沿有

6、效,CP2下降沿有效,CP3下降沿有效,图5-7,解：写出驱动方程,图5-7,写出状态方程、输出方程：,CP下降沿到来时方程有效,Q1下降沿到来时方程有效,CP下降沿到来时方程有效,分析异步时序电路时，只有确定状态方程有效，才可以将电路的初始状态和输入变量取值代入状态方程。,列状态转换表，画出状态转换图,第三节 常用的时序电路,常用的时序电路主要有寄存器、计数器等。它们可以由单个触发器构成。目前寄存器、计数器都有集成电路产品。集成寄存器、计数器同样是由触发器构成，只不过是将它们集成在一块芯片中。本节重点介绍寄存器、计数器等时序电路的逻辑功能表示及应用。,寄存器,在数字系统和计算机中，经常要把一

7、些数据信息暂时存放起来，等待处理。寄存器就是能暂时寄存数码的逻辑器件。寄存器内部的记忆单元是触发器。一个触发器可以存储一位二进制数，N个触发器就可以存储N位二进制数。主要介绍寄存器的作用、功能、分类及组成。数码寄存器、锁存器及移位寄存器,数码寄存器具有存储二进制代码，并可输出所存二进制代码的功能。其具有双拍和单拍两种工作方式。双拍工作方式是指接收数码时，先清零，再接收数码。单拍工作方式是指只需一个接收脉冲就可以完成接收数码的工作方式。集成数码寄存器几乎都采用单拍工作方式。数码寄存器要求所存的代码与输入代码相同，故由D触发器构成。,数码寄存器,由于数码寄存器由D触发器构成，所以集成数码寄存器常称

8、作N位D触发器。图5-10为四位上升沿触发D触发器74LS175的逻辑图。在时钟脉冲CP上升沿到来时，实现数据的并行输入-并行输出。,锁存器,锁存器有如下特点：锁存信号没到来时，锁存器的输出状态随输入信号变化而变化(相当于输出直接接到输入端，即所谓“透明”），当锁存信号到达时，锁存器输出状态保持锁存信号跳变时的状态。如图为一位D锁存器的逻辑图。,一位D锁存器逻辑图,D=0时，Q=0；,CP由1变0时，由于CP=0，将D和 信号封锁住,基本RS触发器的输出状态不变，实现了锁存功能。,当CP=1时，两个与或非门构成基本RS触发器：,若D=l，得,当CP由1变0时，即锁存信号到达时，Q的状态被锁存。

9、,如图为八位D锁存器的逻辑图。,74LS373为三态输出。,移位寄存器,移位寄存器不仅可以存储代码，还可以将代码移位。,经过四个CP周期，串行输入的四位代码全部移入四位移位寄存器中。可用于：数据的串行-并行转换数据的并行-串行转换,四位双向移位寄存器74194的逻辑图,T1194具有以下功能：清零、送数、右移、左移、保持,74194功能表,例5-4 试分析图5-17所示电路的逻辑功能。,解：两片74194组成八位右移移位寄存器。并行输入数据为0N1N2N3N4N5N6N7，右移串行输入数据为SR=1。,启动命令ST=0使S1S0=11，并行输入数据送入移位寄存器。由于1号片的QA=a=0，故G

10、2=1。当ST由0变1之后，S1S0=01，移位寄存器中的数据右移，从串行输出数据端输出数据。,解：七个脉冲之后，除2号片QD之外，两片74194的输出均为1，G2=0代替了启动命令（无需再加启动命令）。,故电路实现了并行-串行数据转换。,这时S1S0=11，自动为下一次送入并行数据作好准备。,计数器,计数：具有记忆输入脉冲个数的作用称为计数。计数器：具有记忆输入脉冲个数功能的电路称为计数器。用途：计数器是现代数字系统中不可缺少的组成部分。主要用于计数、定时、分频和进行数字计算等。如各种数字仪表（万用表、测温表），各种数字表、钟等。,按照各个触发器状态更新情况的不同可分为,同步计数器：各触发器

11、受同一时钟脉冲输入计数脉冲控制，同步更新状态。异步计数器：有的触发器受计数脉冲控制，有的是以其它触发器输出为时钟脉冲，状态更新有先有后。,按照计数长度(计数容量)的不同分为,N进制：N为2的自然数，N叫做计数器的容量或计数长度。对于计数器的一位而言，电路有N个状态，该计数器就为N进制计数器。例如八进制计数器电路，一位八进制计数器应有八个状态，二位八进制计数器应有六十四个状态。n位八进制计数器应有8n个状态。二进制：N进制的特例。此时，N=2，对于n位二进制计数器，共有2n(2、4、8、16、32.)个状态。十进制：N进制的特例。此时，N=10。一位十进制计数器应有十个状态，二位十进制计数器应有

12、一百个状态。n位十进制计数器应有10n个状态。,按照计数器数值增减情况不同分为,加法计数器：随计数脉冲的输入递增计数。减法计数器：随计数脉冲的输入递减计数。可逆计数器：随计数脉冲的输入可增可减地计数。目前，集成计数器的种类很多，无需用户用触发器组成计数器，因此本节主要介绍集成计数器。,集成计数器,二进制计数器8421编码十进制计数器(CC40160)二五十进制异步加法计数器可逆(加/减)计数器用中规模集成计数器构成任意进制计数器移位寄存器型计数器,二进制计数器,四位同步二进制加法计数器74161电路,为清零端。只要=0，各触发器均被清零，计数器输出Q3Q2Q1Q0=0000。不清零时应使=1。

13、,清零,=0，在CP脉冲的上升沿，计数器被置数，即Q3Q2Q1Q0=D3D2D1D0。,可以使计数器从预置数开始做加法计数；不预置数时=1。,当计数到Q3Q2Q1Q0=1111时，进位输出QCC=1，再输入一个计数脉冲，计数器输出从1111返回0000状态，QCC由1变为0，作为进位输出信号。,示意图、功能表,74161功能表,例5-5 试用74161构成八位二进制加法计数器。,解：八位计数器要两片74161。可接成同步或异步方式。,同步连接方式,同步方式两片同接一个CP，只有低位片有进位(从1111变为0000)时高位片才计数加1。低位片始终处于计数状态。,异步连接方式,异步连接方式：接成异

14、步连接方式也必须满足1号片的输出从1111变为0000时，2号片才能加1。为满足这一要求，1号片的QCC经非门取反之后接至2号片CP端，2号片接成计数工作状态即可。,return,8421编码十进制计数器(CC40160),8421编码十进制计数器74160是TTL型十进制加法计数器。CC40160是MOS型十进制加法计数器。CC40160是由TTL系列74160移植过来的，逻辑功能及引脚排列图完全一致。其特点是：计数器的初始值可由预置端任意置入。电路内部采用快速提前进位，为级联方便而专门有进位输出端。预置数与CP同步，清零与CP异步。,CC40160功能表,=0，计数器停止计数，计数器中所有

15、计数进位及反馈通道均被阻塞，只有预置数据端D1D4的通道打开因此在时钟CP的上升沿的作用下，Q4Q3Q2Q1=D4D3D2D1。,=0时，不管CP脉冲处于什么状态，所有输出均为0。即CC40160为异步清零。,通常，CMOS电路为高电平清零，而CC40160则是在=0清零，是由于它由TTL电路移植过来的缘故。,从而使计数器可由任一初始值开始计数。,当EP=1、ET=1=1、=1时，执行计数功能。,EP、ET任一个输入0，则计数器处于保持状态。超前进位输出端QCC可以提高多级级联的进位速度，并且不用外接门电路可直接级联。当ET为1或正脉冲时，只要Q1=Q4=1，就有进位脉冲输出，产生正脉冲输出，

16、其脉冲宽度等于Q1的脉宽。此脉冲可以启动下一个级联级。,这时预置数的功能被阻塞，计数进位和反馈通道畅通。对于Q1，只要输入时钟脉冲，Q1就翻转；当Q1=1，Q4=0时，输入时钟脉冲Q2才翻转；Q2Q1=11时，有时钟脉冲输入，Q3翻转；Q3Q2Q1=111或Q4Q1=11时，输入时钟脉冲Q4就翻转。,计数单元在时钟脉冲的上升沿翻转。EP或ET发生负跳变必须在CP=1期间进行，否则就可能产生误动作。如当CP=0时，若EP或ET发生负跳变，而CP也输入一个上升沿，则计数器不是处于保持状态，而是继续加1。,return,二五十进制异步加法计数器,二五十进制异步加法计数器74290（T1290）的逻辑

17、图如图所示。,电路结构,F0：二进制计数；F1、F2、F3：五进制计数器若Q0与CP2相连，计数脉冲从CP1输入，从Q3Q2Q1Q0输出为8421码的十进制计数器。若Q3与CP1相连，计数脉冲从CP2输入，从Q3Q2Q1Q0输出为5421码的十进制计数器。,74290功能表,R0(1)、R0(2)和S9(1)、S9(2)实现置位和复位功能。当S9(1)、S9(2)两个输入端为全1时，门G2输出为0。且当R0(1)=、R0(2)=0或R0(1)=0、R0(2)=时，触发器F3F2F1F0被置成1001。当R0(1)、R0(2)全1时，S9(1)=0、S9(2)=或S9(1)=、S9(2)=0进行

18、复0操作。当置位、复位同时进行时，则电路的状态决定于置位、复位脉冲中后撤消的一个。当它们同时消失，电路状态不定这是不允许的。,return,可逆（加/减）计数器,可逆计数器亦称加/减计数器。同步加/减计数器有双时钟结构单时钟结构双时钟结构有两个计数脉冲输入端的加/减计数器为双时钟结构。其中一个为加法计数脉冲输入端，另一个为减法计数脉冲输入端。单时钟结构：有一个计数脉冲输入端的加/减计数器74190为单时钟结构。它是靠加/减控制端的控制来实现加法或减法计数的。,预置数 只要在置入端加入负脉冲，就可以对计数器置数，Q3Q2Q1Q0=D3D2D1D0。,加/减计数 M=0，做加法计数，M=1时，做减

19、法计数。,保持 允许端为低电平时，做加/减计数。为高电平时，加减计数器处于保持状态。利用允许端可以使多片级联为同步工作方式。低位片计数器的MAX/MIN接到高位片的允许输入端，这样，只有计数到最大/最小时，才允许高位片计数器计数，否则不允许计数。,return,用中规模集成计数器构成任意进制计数器,利用中规模集成计数器构成任意进制计数器的方法归纳起来有乘数法、复位法、和置数法。,乘数法,将两个计数器串接起来，即计数脉冲接到N进制计数器的时钟输入端，N进制计数器的输出接到M进制计数器的时钟输入端，则两个计数器一起构成了NM进制计数器。74290就是典型例子，二进制和五进制计数器构成25=10进制

20、计数器。,复位法,用复位法构成N进制计数器所选用的中规模集成计数器的计数容量必须大于N。当输入N个计数脉冲之后，计数器应回到全0状态。置零复位法。利用=0时Q3Q2Q1Q0=0000，使计数器回到全0状态。预置端送0。使计数器数据输入全0，当第N1个计数脉冲到达后，让预置数端=0，当第N个计数脉冲到来时Q3Q2Q1Q0=0000，使计数器回到全0状态。,置数法,置数法即对计数器进行预置数。在计数器计到最大数时，置入计数器状态转换图中的最小数，作为计数循环的起点；可以在计数到某个数之后，置入最大数，然后接着从0开始计数。如果用N进制计数器构成M进制计数器，需要跳过（NM）个状态。或在N进制计数器

21、计数长度中间跳过（NM）个状态。,例：试用74161采用复位法构成十二进制计数器。,解：对于十二进制计数器，当输入十二个计数脉冲后，Q3Q2Q1Q0=0000，使计数器回到全0状态。而对于四位二进制加法计数器，输入十二个计数脉冲后，Q3Q2Q1Q0=1100，所以要用T4161构成十二进制计数器，当计到Q3Q2Q1Q0=1100，应使计数器Q3Q2Q1Q0=0000。,置0复位法,使，当计到Q3Q2Q1Q0=1100，计数器Q3Q2Q1Q0=0000。实现了十二进制计数。,对于置零复位法，随着计数器被置0，复位信号随之消失，所以复位信号持续时间很短，电路的可靠性不高。,预置端送0。计数器计数到

22、Q3Q2Q1Q0=1011时，应具备送数条件即，令，当计数器计到Q3Q2Q1Q0=1011时，=0。第十二个计数脉冲到达时，将D3D2D1D0=0000置入计数器，从而使计数器复位。,试用74161采用置数法构成十二进制计数器。,置最小数：74161的计数长度为十六。十二进制计数器的计数长度等于十二。预置数应是(16-12)=4，即D3D2D1D0=0100。即计数器计到最大数1111之后，应使计数器处于预置数工作状态。,为此，需将QCC取反之后，接到 端。计数器计到最大数时=0，再输入计数脉冲，计数器被置数，Q3Q2Q1Q0=0100。电路如图所示。,置最大数,置最大数,置最大数须跳过111

23、0、1101、1100、1011四个状态，因此令,若跳过的四个状态取0110、0111、1000、1001，则Q3Q2Q1Q0=0101时，即,用74161构成十进制计数器。,当下一个计数脉冲一到，各置数端数据立即送到输出端，预置数端D3D2D1D0=0000。电路如图所示。在连续计数脉冲的作用下，计数器由开始从0000、0001、1000、1001循环计数8421码十进制计数器。,当74161计数到Q3Q2Q1Q0=1001时，使=0，为置数创造了条件。,若例中预置数端D3D2D1D00000，D3D2D1D0=0100，其余不变，得到的是几进制计数器？,是六进制计数器。计数器循环状态是,推

24、广,设各置数端数据为N，构成模数为M的计数器，译码与非门必须对N+M1所对应的状态译码。如N=3(0011)、M=10，与非门必须对12(1100)译码。如图5-41所示。,用74LS161组成24进制计数器,个位：当计数到Q3Q2Q1Q0=1001时，向十位的P、T输出高电平的进位信号，并向本位计数预置端输出低电平的预置信号，使下一个计数脉冲的上升沿到来时，在十位十进制计数器加1的同时，个位十进制计数器实现预置数功能，将D3D2D1D0=0000装入计数器。实现逢24复0功能：用一个与非门对24译码(8421码是00100100)当计数到24时，与非门向计数器的清零端输出低电平，强迫整个计数

25、器复位到全0状态。说明：采用置数法实现计数器时，若置数端数据不是零，可能出现无效状态，计数器清零后不能立即进入有效状态循环。,用一片74LS161和必要的门电路构成一可控计数器。当控制端C=1时，实现八进制计数；C=0，实现四进制计数。,方法一：采用复位法和状态译码置数法构成可控计数器。,D3D2D1D0=0000 P=T=1,方法二：采用进位输出置数法实现。,return,移位寄存器型计数器,将移位寄存器的输出以一定的方式反馈到串行输入端D型触发器Fn的同步输入端Dn所构成的具有许多特殊编码的计数器。环型计数器扭环型计数器,图5-45为四位环型计数器的逻辑图,假设初始状态：Q3Q2Q1Q0=

26、0001,扭环型计数器,扭环型计数器亦称约翰逊计数器。将环型计数器的反馈函数，即为扭环型计数器。如图5-47所示,四位扭环型计数器的状态转换图如图5-48所示。四位扭环型计数器的有效循环中有八个状态，与四位环型计数器的有效循环只有四个状态比较，电路的利用率提高了。之所以选择左边的循环为有效循环，是因为它的两个相邻状态只有一个变量不同，不会产生竞争-冒险。,顺序脉冲发生器,顺序脉冲发生器：产生一组在时间上有先后顺序的脉冲。用途：如在计算机中，机器执行指令时，是将一条指令分成一些基本动作，控制器发生一系列节拍脉冲，有顺序地控制这些基本动作的完成，实现一系列的操作或运算。电路组成计数器：按设计要求计

27、脉冲CP的个数译码器：将计数器状态翻译成对应输出端(脉冲信号)的高低电平顺序输出。,顺序脉冲发生器波形图,作为时间基准的时钟脉冲加在计数器的输入端，然后经过译码器，将计数器的状态译成输出线上的顺序脉冲。右图是其工作波形图。在上述异步计数器中，其工作方式是异步的，在CP的作用下，触发器不同时翻转，有先有后，在每次变化时，可能有两个或两个以上触发器翻转，故产生竞争冒险。图中的尖脉冲就是竞争冒险现象在译码器输出端产生的干扰脉冲。,消除干扰脉冲的方法利用输入脉冲封锁译码门采用扭环型计数器采用环型计数器,加封锁脉冲,利用输入脉冲封锁译码门用时钟脉冲封锁以消除干扰脉冲与清除竞争冒险时采用的方法相同，引入封

28、锁脉冲在可能产生干扰脉冲的时间里封锁住译码门。如图(a)示图(b)为其输出波形。此时的顺序脉冲不再是一个接一个。,采用扭环型计数器,特点：每次状态变化时，仅有一个触发器翻转，故可消除干扰脉冲。,采用约翰逊(扭环型)计数器构成的顺序脉冲发生器,采用环型计数器,特点：不需要译码器。环型计数器的有效循环中的每一个状态都有一个1。每个触发器的Q端就可以输出对应的脉冲。虽然计数器由一个状态到下一个状态有两个触发器翻转，但因没有译码器，因此不产生干扰脉冲。,八位环型计数器构成的顺序脉冲发生器工作波形,时序逻辑电路的设计方法,复习：时序逻辑电路分析的步骤,时序逻辑电路的设计,时序逻辑电路的设计是分析的逆过程

29、。已知设计要求，求满足要求的逻辑电路。,设计步骤,画状态转换图或状态转换表状态化简确定触发器的数目、类型、状态分配（状态编码）根据2nM2n-1，确定触发器的数目 求出驱动方程和输出方程按照驱动方程和输出方程画出逻辑图。检查所设计的电路能否自启动,设计注意事项,对于用中规模集成电路设计时序电路，第四步以后的几步就不完全适用了。由于中规模集成电路已经具有了一定的逻辑功能，因此用中规模集成电路设计电路时，希望设计结果与命题要求的逻辑功能之间有明显的对应关系，以便于修改设计。,例：试设计一个五进制加法计数器。,解：由于计数器能够在时钟脉冲作用下，自动地依次从一个状态转换到下一个状态，所以计数器无信号

30、输入，只有进位输出信号。令进位输出C=1表示有进位输出，而C=0则表示无进位输出。,具体步骤,画状态转换图或状态转换表。五进制加法计数器应有五个有效状态。它的状态转换图如图所示。状态化简无等价状态。无需状态化简。状态分配有五个状态，应用三位二进制代码（三个触发器）八种组合中取其五种组合得二进制编码的状态转换图。求状态方程、驱动方程、输出方程根据图5-51，画出次态卡诺图和进位输出的卡诺图(图5-52)，并将其分解成小卡诺图(图5-53)。根据驱动方程和输出方程画出逻辑图，如图5-54示。检查能否自启动(图5-55)，结果为能自启动,return,状态方程的形式，应与选用的触发器的特性方程的形式

31、相似。以便于状态方程和特性方程对比，求出驱动方程。,常用形式有：,对于JK触发器，其状态方程应和特性方程 比较,比较得：,J=X,比较得：,J=X K=1,比较得：,J=K=1,将状态方程和JK触发器的特性方程对比：,return,图5-54,return,若选用D触发器，状态方程为,进而求得驱动方程：,根据驱动方程和输出方程画出的D触发器构成的计数器如图所示。,检查结果能自启动。状态转换图如图所示。,例5-9试设计一个串行数据1111序列检测器。连续输入四个或四个以上个1时，输出F为1，否则F为0。,解：根据题意该电路只有一个输入端X，检测结果或者为1或者为0。故也只有一个输出端F。令：S0

32、：没输入1以前的状态；S1：输入一个1后的状态；S2：连续输入两个1以后的状态；S3：连续输人三个1以后的状态；S4：连续输入四个或四个以上个1的状态。列状态转换(表5-9)所示，画状态转换图(图5-58)。,由表5-9可见，S3和S4在相同输入条件下，不仅输出相同，而且次态也相同，故二者等价，可以合并在一起，用S3表示。化简之后得到的最简状态转换图如图5-59所示。,表5-9 例5-9状态表,图5-58,检测器次态分解的卡诺图,由状态方程求得驱动方程为：,由于两个触发器的四种状态组合，均为有效状态，没有无效状态，不存在能否自启动的问题。,根据驱动方程和输出方程画出逻辑图如图5-61所示。,例

33、5-11试设计一个能控制光点右移、左移、停止的控制电路。光点右移表示电机正转，光点左移表示电机反转，光点停止移动表示电机停转。电机运转规律如下：正转20秒停10秒反转20秒停10秒正转20秒。,解：光点移动可通过发光二极管的亮、灭变化显示出来。为此控制电路应包含两部分：发光二极管的驱动电路和产生控制脉冲的电路。如果四个发光二极管中只有一个亮，并能从左向右或从右向左依次亮，就形成了光点的移动。四位双向移位寄存器74194具有送数、左移、右移、保持功能。用74194驱动发光二极管，便可得到符合题目要求的功能。,首先令S1S0=11，将abcd=1000送入74194中，使QAQBQCQD=1000

34、，改变S1S0，使S1S0=01时右移，S1S0=10时左移，S1S0=00时保持(不移)。为保证四个发光二极管中只有一个亮，应将74194接成环型移位形式即右移串行输入端SR接QD，左移串行输入端SL接QA。脉冲产生电路应保证S1S0按命题要求变化。根据命题，电路一个工作循环需60秒。即：S1S0=01的时间20秒，S1S0=00的时间10秒，S1S0=10的时间20秒，S1S0=00的时间10秒。如选用时钟脉冲的周期为10秒，则完成一个工作循环要六个时钟脉冲。,74161构成六进制计数器。Q2Q1Q0为74138地址输入A2A1A0，产生所需的S1S0的脉冲序列。真值表如表5-12示。,表5-12,M=0：使S1S0=11，为74194送数；对74161清零，保证74161从000开始计数。当M=1时，控制电路开始工作。为保证亮点移动明显，应使74194的时钟脉冲周期小于74161的时钟脉冲周期。为此，CP脉冲（1秒）经十分频（10秒）后，作为74161的时钟脉冲。74194的时钟为CP。用74161接成六进制计数器和74138译码器及与非门可以得到寄存器控制输入S1、S0。电路如图5-62示。,图5-62,第五章作业：,5-45-6，5-125-19,