数字电子技术基础第3章数字电子技术基础.ppt

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1、（3-1）,数字电子技术基础,（3-2）,第3章 组合逻辑电路,（3-3）,第3章 组合逻辑电路,概述3.1 组合电路的基本分析方法和设计方法3.2 加法器和数值比较器3.3 编码器和译码器3.4 数据选择器和分配器3.5 用中规模集成电路实现组合逻辑函数3.6 只读存储器3.7 组合电路中的竞争冒险,（3-4）,一、组合逻辑电路的特点逻辑功能的特点：任意时刻的稳定输出仅仅取决于当时的输入信号，而与电路原来的状态无关。组合逻辑电路的一般结构如图所示。,组合逻辑电路的概述,电路结构的特点：1、由门电路组合而成，不包含任何记忆元件；2、信号是单向传输的，不存在输出到输入的反馈回路。,数字逻辑电路分

2、为组合逻辑电路和时序逻辑电路,（3-5）,二、组合电路逻辑功能的表示方法 用来表示逻辑函数的几种方法逻辑图、真值表、卡诺图、逻辑表达式及时间图等，都可以用来表示组合电路的逻辑功能。,三、组合逻辑电路的分类 1、按照逻辑功能特点不同划分：加法器、比较器、编码器、译码器、数据选择器和分配器、只读存储器等。2、按照使用基本开关元件不同划分：CMOS、TTL等。3、按照集成度不同划分：SSI（Small Scale IC，小规模集成电路）、MSI（Medium Scale IC，中规模集成电路）、LSI（Large Scale IC，大规模集成电路）、VLSI（Very Large Scale IC，

3、超大规模集成电路）等。,（3-6）,3.1 组合电路的基本分析方法和设计方法,一、分析方法 根据给定的逻辑图写出输出函数的逻辑表达式。化简逻辑表达式，求出输出函数的最简与或表达式。列出输出函数的真值表。描述电路的逻辑功能。,所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。,3.1.1 组合电路的基本分析方法,给定组合逻辑电路,写输出逻辑表达式,化简,分析其功能,列出真值表,分析其功能,（3-7）,二、分析举例：,解：、根据逻辑图写输出逻辑表达式并化简,1：组合逻辑电路如图，试分析其逻辑功能。,、根据逻辑表达式列真值表,、由真值表分析逻辑功能,当AB相同时，输出为0,当AB

4、相异时，输出为1,异或功能。,（3-8）,分析举例2：分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。,解,1.逐级写输出函数的逻辑表达式,W,X,3.列真值表,A B C D,A B C D,Y,Y,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,1,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0,4.功能说明：,当输入四位代码中 1 的个数为奇数时输出为

5、 1，为偶数时输出为 0 检奇电路。,（3-9）,解：、根据逻辑图写输出逻辑表达式,练习：1、组合逻辑电路如图，试分析其逻辑功能。,、化简逻辑表达式,电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为与非运算的关系。,、电路的逻辑功能,（3-10）,2：试分析图示电路的逻辑功能。,解：第一步：由逻辑图可以写输出F的逻辑表达式为：,（3-11）,第二步：原式可变换为,第四步：确定电路的逻辑功能。由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。,第三步：列出真值表如表所示。,（3-12）,3.1.2 组合电路的基本设计方

6、法,一、设计方法 根据要求，设计出适合需要的组合逻辑电路应该遵循的基本步骤，可以大致归纳如下：1、进行逻辑抽象 分析设计要求，确定输入、输出信号及它们之间的因果关系。设定变量，即用英文字母表示有关输入、输出信号，表示输入信号者称为输入变量，有时也简称为变量，表示输出信号者称为输出变量，有时也称为输出函数或简称函数。,组合逻辑功辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的逻辑电路。,（3-13）,状态赋值，即用0和1表示信号的有关状态。列真值表。根据因果关系，把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值顺序则常按二进制数递增排列，也可按循环码排列。2、进行化简 输

7、入变量比较少时，可以用卡诺图化简。输入变量比较多用卡诺图化简不方便时，可以用公式法化简。3、画逻辑图 变换最简与或表达式，根据所用元器件(分立元件 或 集成芯片)的情况将函数式进行化简。求出所需要的最简式。根据最简式画出逻辑图。,（3-14）,二、设计举例,例1：试设计一个三人多数表决电路，要求提案通过时输出为1，否则为0。,解：分析：“多数表决电路”是按照少数服从多数的原则对某项决议进行表决，确定是否通过。令 逻辑变量A、B、C 分别代表参加表决的3个成员，并约定逻辑变量取值为0表示反对，取值为1表示赞成；逻辑函数Y表示表决结果。Y取值为0表示决议被否定，Y取值为1表示决议通过。按照少数服从

8、多数的原则可知，函数和变量的关系是：当3个变量A、B、C中有2个或2个以上取值为1时，函数Y的值为1，其他情况下函数Y的值为0。,（3-15）,1、列真值表,2、由真值表可写出：Y(A,B,C)=m(3,5,6,7),3、填卡诺图化简逻辑函数,4、输出函数式,Y=AB+BC+AC,5、用与门、或门设计电路,6、用与非门设计电路,思考：若只用二输入与非门设计电路，如何画逻辑图？,提示：,的形式画逻辑图。,将函数式化为,（3-16）,首先确定输入变量：,设：A,B,C为输入变量分别代表参加表决的逻辑变量，Y为输出变量，表示输出结果。,规定：A,B,C为1表示赞成，为0表示反对。Y=1表示通过，Y=

9、0 表示反对。,AB,AC,第二步：函数化简,第三步：画逻辑电路图,解：第一步：列真值表,真值表,例2：设计一个三变量表决器，其中A具有否决权。,（3-17）,例3：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。,解：设定变量和状态赋值：设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。列真值表：根据逻辑要求列出真值表如下。逻辑表达式：由真值表得逻辑逻辑表达式,已为最简与或表达式,（3-18）,画逻辑电路图：,

10、用与非门实现,用异或门实现,（3-19）,例4：设计一个路灯控制电路，要求实现的功能是：当总电源开关闭合时，安装在三个不同地方的三个开关都能独立地将灯打开或熄灭；当总电源开关断开时，路灯不亮。,解：逻辑抽象 输入、输出信号：输入信号是四个开关的状态，输出信号是路灯的亮、灭。设定变量用S表示总电源开关，用A、B、C表示安装在三个不同地方的分开关，用Y表示路灯。状态赋值：用0表示开关断开和灯灭，用1表示开关闭合和灯亮。,（3-20）,列真值表：由题意不难理解，一般地说，四个开关是不会在同一时刻动作的，反映在真值表中任何时刻都只会有一个变量改变取值，因此按循环码排列变量S、A、B、C的取值较好，如右

11、表所示。,进行化简 由下图所示Y的卡诺图可得,（3-21）,画逻辑图 用异或门和与门实现。变换表达式,逻辑图：如下图所示。,（3-22）,练习：设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。,解 1.逻辑抽象,输入变量：,1-亮,0-灭,输出变量：,R（红）Y（黄）G（绿）,Z（有无故障）,1-有,0-无,列真值表,R Y G,Z,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1,0,0,1,0,1,1,1,2.卡诺图化简,R,YG,0,1,00,01,11,10

12、,1,1,1,1,1,（3-23）,练习：设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。,解,3.画逻辑图,（3-24）,作业题P225 题3.1(a)P226 题3.5,（3-25）,3.2 加法器和数值比较器,3.2.1 加法器,一、半加器和全加器,1.半加器（Half Adder）,两个 1 位二进制数相加，不考虑来自低位的进位。,0 0,0 1,1 0,1 1,0 0,1 0,1 0,0 1,真值表,函数式,Ai+Bi=Si(和)Ci(进位),（3-26）,逻辑图,曾用符号,国标符号,半加器（Half Ad

13、der）,函数式,（3-27）,2.全加器（Full Adder）,两个 1 位二进制数相加，考虑来自低位的进位。,Ai+Bi+Ci-1(来自低位进位)=Si(和)Ci(向高位进位),1 0 1 1,-A,1 1 1 0,-B,+,-来自低位进位,1,0,0,1,0,1,1,1,1,真值表,标准与或式,0 0,1 0,1 0,0 1,1 0,0 1,0 1,1 1,-S,高位进位,（3-28）,卡诺图,全加器（Full Adder）,Ai,BiCi-1,0,1,00,01,11,10,1,1,1,1,Ai,BiCi-1,0,1,00,01,11,10,1,1,1,1,圈“0”,最简与或式,圈“

14、1”,（3-29）,逻辑图,(a)用与门、或门和非门实现,曾用符号,国标符号,（3-30）,(b)用与或非门和非门实现,（3-31）,3.集成全加器,TTL：74LS183,CMOS：C661,双全加器,（3-32）,二、加法器（Adder）,实现多位二进制数相加的电路,1.四位串行进位加法器,特点：,电路简单，连接方便,速度低=4 tpd,tpd 1位全加器的平均 传输延迟时间,（3-33）,2.超前进位加法器,作加法运算时，各位数的进位信号由输入二进制数直接产生。,特点,优点：速度快,缺点：电路比较复杂,（3-34）,逻辑结构示意图,（3-35）,3.2.2 数值比较器（Digital C

15、omparator）,一、1 位数值比较器,0 0,0 1,1 0,1 1,0 1 0,0 0 1,1 0 0,0 1 0,真值表,函数式,逻辑图,用与非门和非门实现,Ai Bi,Li Gi Mi,=Ai Bi,（3-36）,二、4 位数值比较器,A=A3A2A1A0,A B,L=1,A=B,M=1,A B,G=1,真值表,B=B3B2B1B0,（3-37）,G=(A3B3)(A2B2)(A1B1)(A0B0),4 位数值比较器,1 位数值比较器,（3-38）,扩展：,级联输入,集成数值比较器 74LS85(TTL),两片 4 位数值比较器,比较输出,8 位数值比较器,低位比较结果,高位比较结

16、果,FAB,FAB,B7 A7 B6 A6 B5 A5 B4 A4,B3 A3 B2 A2 B1 A1 B0 A0,（3-39）,4 位集成数值比较器的真值表,级联输入：供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的 FA B。,（3-40）,CMOS 芯片设置 A B 只是为了电路对称，不起判断作用,B7 A7 B6 A6 B5 A5 B4 A4,FAB,B3 A3 B2 A2 B1 A1 B0 A0,FAB,集成数值比较器 CC15485(CMOS),扩展：,两片4 位 8 位,低位比较结果,高位比较结果,（3-41）,3.3 编码器和译码器,3.3.1 编码器（Encoder）,

17、编码：,用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）,二进制编码器,二十进制编码器,分类：,普通编码器,优先编码器,2nn,104,或,（3-42）,一、二进制编码器,用 n 位二进制代码对 N=2n 个信号进行编码的电路,3 位二进制编码器(8 线-3 线),编码表,函数式,Y2=I4+I5+I6+I7,Y1=I2+I3+I6+I7,Y0=I1+I3+I5+I7,输入,输出,I0 I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。,输 入,输 出,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,Y2 Y1

18、Y0,I0I1I2I3I4I5I6I7,（3-43）,函数式,逻辑图,用或门实现,用与非门实现,（3-44）,优先编码：,允许几个信号同时输入，但只对优先级别最高的进行编码。优先顺序：I7 I0,编码表,函数式,Y2=I7+I6+I5+I4,2.3 位二进制优先编码器,（3-45）,输入输出为原变量,逻辑图,输入输出为反变量,（3-46）,用 4 位二进制代码对 0 9 十个信号进行编码的电路,1.8421 BCD 编码器,2.8421 BCD 优先编码器,3.集成 10线-4线优先编码器,（74147 74LS147）,三、几种常用编码,1.二-十进制编码,8421 码 余 3 码 2421

19、 码5211 码 余 3 循环码 右移循环码,循环码（反射码或格雷码）,ISO码,ANSCII（ASCII）码,二、二-十进制编码器,2.其它,（3-47）,3.3.2 译码器（Decoder）,编码的逆过程，将二进制代码翻译为原来的含义,一、二进制译码器(Binary Decoder),输入 n 位二进制代码,如：2 线 4 线译码器,3 线 8 线译码器,4 线 16 线译码器,输出 m 个信号 m=2n,（3-48）,1.三位二进制译码器(3 线 8 线),真值表,函数式,0 0 0 0 0 0 0 1,0 0 0 0 0 0 1 0,0 0 0 0 0 1 0 0,0 0 0 0 1

20、0 0 0,0 0 0 1 0 0 0 0,0 0 1 0 0 0 0 0,0 1 0 0 0 0 0 0,1 0 0 0 0 0 0 0,（3-49）,3 线-8 线译码器逻辑图,输出低电平有效,工作原理：,（3-50）,2.集成 3 线 8 线译码器-74LS138,引脚排列图,功能示意图,输入选通控制端,芯片禁止工作,芯片正常工作,（3-51）,3.二进制译码器的级联,两片3 线 8 线,4 线-16 线,A0,A1,A2,A3,0,1,0 7,8 15,（3-52）,三片 3 线-8 线,5 线-24 线,工 禁 禁,禁 工 禁,禁 禁 工,禁 禁 禁,全为 1,（3-53）,功能特点

21、：,输出端提供全部最小项,电路特点：,与门(原变量输出),与非门(反变量输出),4.二进制译码器的主要特点,二、二-十进制译码器(Binary-Coded Decimal Decoder),将 BCD 码翻译成对应的十个输出信号,集成 4 线 10 线译码器：,7442 74LS42,（3-54）,半导体显示(LED),液晶显示(LCD),共阳极,每字段是一只发光二极管,三、显示译码器,数码显示器,0000001,1001111,0010010,0000110,1001100,0100100,0010000,0001111,0000000,0000100,低电平驱动,Ya,（3-55）,驱动共

22、阳极数码管的电路,Ya,圈零：,（3-56）,Ya,（3-57）,共阴极,高电平驱动,1111110,0110000,1101101,1111001,0110011,1011011,1011111,1110000,1111111,1111011,（3-58）,3.4 数据选择器和分配器,（3-59）,3.4.1 数据选择器(Data Selector),能够从多路数据输入中选择一路作为输出的电路,一、4 选 1 数据选择器,输入数据,输出数据,选择控制信号,1.工作原理,D0,D1,D2,D3,D0 0 0,D0,D A1 A0,2.真值表,D1 0 1,D2 1 0,D3 1 1,Y,D1,

23、D2,D3,3.函数式,（3-60）,一、4 选 1 数据选择器,3.函数式,4.逻辑图,=D0,=D1,=D2,=D3,（3-61）,二、集成数据选择器,1.8 选 1 数据选择器,74151 74LS151 74251 74LS251,管脚排列图,功能示意图,禁止,使能,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1,0,A2 A0 地址端,D7 D0 数据输入端,（3-62）,2.集成数据选择器的扩展,两片 8 选 1（74151）,16 选 1数据选择器,A2,A1,A0,A3,低位,高位,0,0 7,D0 D7,1,D8 D15,（

24、3-63）,3.4.2 数据分配器(Data Demultiplexer),将 1 路输入数据，根据地址码的要求送到指定的输出端,一、1 路-4 路数据分配器,数据输入,数据输出,选择控制,0 0,0 1,1 0,1 1,D 0 0 0,0 D 0 0,0 0 D 0,0 0 0 D,真值表,函数式,逻辑图,（3-64）,二、集成数据分配器,用 3 线-8 线译码器可实现 1 路-8 路数据分配器,数据输出,S1 数据输入（D）,地址码,数据输入(任选一路),（3-65）,3.5 用 MSI 实现组合逻辑函数,3.5.1 用数据选择器实现组合逻辑函数,一、基本原理和步骤,1.原理：,选择器输出

25、为标准与或式，含地址变量的全部最小项。例如,而任何组合逻辑函数都可以表示成为若干最小项之和的形式，故可用数据选择器实现。,4 选 1,8 选 1,（3-66）,2.步骤,(1)确定数据选择器的规模和型号,(2)写出函数的标准与或式和选择器输出信号表达式,(3)对照比较确定选择器各个输入变量的表达式,(4)画出连线图,（3-67）,二、应用举例,例 1,用数据选择器实现函数,解法1：,(1)因为有三个变量，所以用一块有三个地址端的数据选择器74LS151,(2)F=AB+BC+AC,(3)令A2=A、A1=B、A0=C，若D3=D5=D6=D7=1，D0=D1=D2=D4=0,则Y,=F,(4)

26、连线,A B C,1,0,0,Y=F,（3-68）,例 1,用数据选择器实现函数,解法2：,(1)用一块双4选1数据选择器74LS153（即2 个4选1扩展为3个地址端）,(2)F=AB+BC+AC,B C,A,(3)若D0=D1=D2=D4=0、D3=D5=D6=D7=1,F=Y1+Y2,(4)连线,0,1,（3-69）,例 1,用数据选择器实现函数,解法3：,(2)标准与或式,(1)用1个 4 选 1 数据选择器 即1/2 74LS153,数据选择器,(3)确定输入变量和地址码的对应关系,令 A1=A,A0=B,则 D0=0 D1=D2=C D3=1,F,(4)画连线图,1个 4 选 1

27、数据选择器只有2个地址端，另一变量要接在数据端。,（3-70）,(4)画连线图(与方法一相同),解法4：图形法,按 ABC顺序写出函数的标准与或式,画F 的卡诺图,令 A1=A,A0=B,要使Y=F,须D0=0 D1=D2=C D3=1,例 1,用数据选择器实现函数,(1)用1个 4 选 1 数据选择器 即1/2 74LS153,4 选 1 数据选择器的输出：,则,F,（3-71）,例 2 用数据选择器实现函数,解法1,(2)函数 Z 的标准与或式,8 选 1,(3)确定输入变量和地址码的对应关系,(1),若令,A2=A,A1=B,A0=C,(4)画连线图,则,D2=D3=D4=1,D0=0,

28、用 8 选 1 数据选择器 74LS151,Z,D1=D,（3-72）,3.5.2 用二进制译码器实现组合逻辑函数,一、基本原理与步骤,1.基本原理：,二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。,任何一个函数都可以写成最小项之和的形式,（3-73）,2.基本步骤,(1)选择集成二进制译码器,(2)写函数的标准与或式,(3)确认变量和输入关系,例用集成译码器实现函数,(1)三个输入变量，选 3 线 8 线译码器 74LS138,(2)函数的标准与或式,(4)画连线图,解,（3-74）,(4)画连线图,在输出端需增加一个与非门,例 用集成译码器实现函数,(3

29、)确认变量和输入关系,令,则,（3-75）,3.6 只读存储器（Read Only Memory）,分类,掩模 ROM,可编程 ROM（PROM Programmable ROM）,可擦除可编程 ROM（EPROM Erasable PROM）,说明:,掩模 ROM,PROM,生产过程中在掩模版控制下由厂家写入，内容固定，不能更改,内容可由用户编好后写入，一经写入不能更改,紫外光擦除（约二十分钟）,EPROM,存储数据可以更改，但改写麻烦，工作时只读,EEPROM 或 E2ROM,电擦除（几十毫秒）,（3-76）,3.6.1 ROM 的结构和工作原理,1.基本结构,一、ROM 的结构示意图,地

30、址输入,数据输出,n 位地址,b 位数据,最高位,最低位,（3-77）,2.内部结构示意图,存储单元,数据输出,字线,位线,地址译码器,ROM 存储容量=字线数 位线数=2n b（位）,地址输入,输入的n位地址码An-1A0经地址译码器译码后，产生2n个地址信号W0、W2n-1，2n个地址分别对应2n个存储单元，每个存储单元储存b位二进制数Db-1D0，到底输出那个存储单元的数据，则取决于输入的地址码。,（3-78）,3.逻辑结构示意图,(1)中大规模集成电路中门电路的简化画法,连上且为硬连接，不能通过编程改变,编程连接，可以通过编程将其断开,断开,与门,或门,（3-79）,缓冲器,同相输出,

31、反相输出,互补输出,（3-80）,(2)逻辑结构示意图,2n个与门构成 n 位二进制译码器,对输入的n位地址码进行译码，输出2n 个地址（最小项）。,.,n个输入变量,b 个输出函数,或门阵列,与门阵列,0单元,1单元,（3-81）,二、ROM 的基本工作原理,1.电路组成,二极管或门,二极管与门,位线,字线,输出缓冲,0单元,1单元,（3-82）,2.工作原理,输出信号的逻辑表达式,字线：,位线：,0单元,1单元,（3-83）,输出信号的真值表,0 1 0 1,A1 A0,D3 D2 D1 D0,1 0 1 0,0 1 1 1,1 1 1 0,3.功能说明,(1)存储器,(2)函数发生器,地

32、址码,存储数据,输入变量,输出函数,(3)译码编码器,字线,编码,0 1 0 1,1 0 1 0,0 1 1 1,1 1 1 0,A1 A0,0 0,0 1,1 0,1 1,输入变量,输出函数,第0单元的数据,第1单元的数据,（3-84）,3.6.2 ROM 应用举例及容量扩展,一、ROM 应用举例,用 ROM 实现以下逻辑函数,例 3.6.2,Y1=m(2,3,4,5,8,9,14,15）,Y2=m(6,7,10,11,14,15）,Y3=m(0,3,6,9,12,15）,Y4=m(7,11,13,14,15）,译码器,存储矩阵,与门阵列,或门阵列,（3-85）,3.7 组合电路中的竞争冒险

33、,3.7.1 竞争冒险的概念及其产生原因,一、竞争冒险的概念,在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号 过渡干扰脉冲的现象，叫做竞争冒险。,二、产生竞争冒险的原因,1.原因分析,0,1,1,0,A,B,Y=AB,信号 A、B 不可能突变，需要经历一段极短的过渡时间。而门电路的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产生虚假信号。,（3-86）,负尖峰脉冲冒险举例,可见，在组合逻辑电路中，当一个门电路(如 G2)输入两个向相反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。,正尖峰脉冲冒险举例,理想,考虑门延时,理想,考虑门延时,（3-87）,2.电路举例,2 位二进制译码器,假设信号 AB 的变化规律如表中所示,1,0,0,0,0,0,0,1,产生干扰脉冲的时间：,（3-88）,3.7.2 消除竞争冒险的方法,一、引入封锁脉冲,二、引入选通脉冲,存在的问题：,对封锁脉冲和选通脉冲的宽度和产生时间有严格的要求。,三、接入滤波电容,导致输出波形的边沿变坏。,（3-89）,四、修改逻辑设计增加多余项,3.7.2 消除竞争冒险的方法,1,1,1,0,0,1,0,0,例如：,若增加多余项BC,则可消除冒险,若函数的不同乘积项之间存在几何相邻的最小项，则存在冒险，而增加由这两个几何相邻的最小项组成的多余项，则可消除冒险。,