教学课件：第3章VHDL基础课稿.ppt

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1、第三章 VHDL设计初步,一、程序结构二、语句三、端口信号数据类型四、时序逻辑电路,组合逻辑电路,3.1 组合逻辑电路的设计（复习）,组合逻辑电路的最小单元是门电路与门，或门，非门与非门，或非门，异或门，与或非门三态门，OC门,1、三输入端与非门,a、逻辑函数表达式b、真值表(truth table),c、逻辑符号,1、三输入端与非门,b、真值表(truth table),3.1 组合逻辑电路的VHDL描述,1、三输入端与非门下面给出“三输入端与非门”的VHDL程序,三输入与非门VHDL程序,Library ieee;Use ieee.std_logic_1164.all;Entity nan

2、d3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;Architecture ab of nand3_gate1 isBegin y=not(a and b and c);End ab;(程序中的英文不区分大小写),程序结构（三输入与非门）,要求：先学会看程序结构,三输入与非门程序（程序结构）,Library ieee;Use ieee.std_logic_1164.all;Entity nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End n

3、and3_gate1;Architecture ab of nand3_gate1 isBegin y=not(a and b and c);End ab;(程序中的英文不区分大小写),实体,结构体,库与程序包,书中找任意程序看 程序结构,三输入与非门程序（程序结构）,Library ieee;Use ieee.std_logic_1164.all;Entity nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;Architecture ab of nand3_gate1 isBegin y=not(

4、a and b and c);End ab;(程序中的英文不区分大小写),-实体开始，nand3_gate1是该实体名称,-结构体开始，ab是该结构体名称,-ieee库,-ieee库中的程序包,-实体结束,-结构体结束,再在书中找任意程序看 程序结构,三输入与非门程序（程序结构）,Library ieee;Use ieee.std_logic_1164.all;Entity nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;Architecture ab of nand3_gate1 isBegin

5、y=not(a and b and c);End ab;(程序中的英文不区分大小写),实体,结构体,库与程序包,给定程序，学会看程序结构（要求1）,程序结构有几个组成部分？库与程序包实体结构体,典型的组合逻辑电路（复习）,编码器译码器数据选择器加法器数值比较器奇偶校验电路,2选1数据选择器,给出2选1数据选择器的VHDL程序加深对程序结构的理解Library ieee;Entity mux21b is port(a,b,s:in std_logic;y:out std_logic);End mux21b;Architecture ab of mux21b isBegin y=a when s=

6、0 else b;End ab;,学会编写程序（要求2）,用VHDL语言编写三输入端与非门在编写此程序（第一个）时，学习编写程序的方法，学习程序中的细节（1）画出电路的端口信息（2）写出电路的真值表（3）写程序,这里要求教师板书同时请同学们跟着教师，在笔记上练习写程序,画出电路的端口信息,写出电路的真值表,写程序,写程序时要记得 程序结构,程序结构中的实体：对应 电路端口信息 实体由 端口信号名称 端口模式 端口数据类型 构成程序结构中的结构体 对应 真值表,实体：描述电路端口信息 结构体 描述电路功能,实体（三输入与非门程序）,Entity nand3_gate1 is port(a,b,c

7、:in std_logic;y:out std_logic);End nand3_gate1;,实体（三输入与非门程序）,Entity nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;,实体开始的关键字,实体名称，也是程序的存盘名,实体（三输入与非门程序）,Entity nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;,端口,3根输入端名称,端口模式,端口数据类型,实体（三输入与非门程序）,Entity

8、nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;,端口,1根输出端名称,端口模式,端口数据类型,实体（三输入与非门程序）,Entity nand3_gate1 is port(a,b,c:in std_logic;y:out std_logic);End nand3_gate1;,端口结束,实体结束,实体名称,一条语句的结束标志是;,实体（三输入与非门程序）,三输入与非门程序的实体还可以写成：Entity nand3_gate1 is port(a:in std_logic;b:in std_log

9、ic;c:in std_logic;y:out std_logic);End nand3_gate1;,端口信号名称,端口模式,端口数据类型,结构体,结构体 描述电路功能,结构体（三输入与非门程序）,Architecture ab of nand3_gate1 isBegin y=not(a and b and c);End ab;,结构体开始的关键字,结构体的名称,指明是哪个实体的结构体,结构体（三输入与非门程序）,Architecture ab of nand3_gate1 isBegin y=not(a and b and c);End ab;,Architecture语句下必须有beg

10、in程序格式,Begin后面的语句表示电路的逻辑功能,结构体（三输入与非门程序）,Architecture ab of nand3_gate1 isBegin y=not(a and b and c);End ab;,Begin后面的语句表示电路的逻辑功能,此处的逻辑功能是用逻辑函数表达式表示的,结构体（三输入与非门程序）,Architecture ab of nand3_gate1 isBegin y=not(a and b and c);End ab;,Begin后面的语句表示电路的逻辑功能,逻辑功能结束Architecture语句结束。,练习（学会编写程序）,用VHDL语言编写异或门程序

11、（1）（2）（3）,练习（学会编写程序）,用VHDL语言编写半加器（1）（2）（3）,设计2选1数据选择器,（1）画出电路的端口信息（2）写出电路的真值表（3）写程序,逻辑功能的描述有：,逻辑函数表达式真值表逻辑符号,学习新语句（要求3）,现在想学习 根据真值表 写程序不写表达式必须学习VHDL语言中的新的语句,新语句用在哪里？,新语句用在结构体中的电路逻辑功能的描述上整个程序框架，用VHDL编写电路的方法 不变,例1：设计2选1数据选择器,同时学习 when else 语句（1）画出电路的端口信息（2）写出电路的真值表（3）写程序,例2：用when-else语句设计半加器,解：（1）画出电路

12、的端口信息（2）写出电路的真值表（3）写程序,(3)写程序Library ieee;Entity hadd1 is port(a,b:in std_logic;s,c:out std_logic);End hadd1;Architecture ab of hadd1 isBegin s=0 when a=b else 1;c=1 when(a=1 and b=1)else 0;End ab;(程序中的英文不区分大小写),要求掌握的知识点,端口数据类型VHDL程序由几个部分组成？端口模式端口信号名起名的规则文件存盘名是什么？有没有规定？when else 语句关系表达式,Std_logic库与程

13、序包+实体+结构体In out（C的规则）文件存盘名必须是实体名。实体名尽量与电路的功能符合，便于以后使用第9章、第10章目录 P331,P63,Entity mux21a is port(a,b,s:in bit;y:out bit);End mux21a;Architecture ab of mux21a isBegin y=a when s=0 else b;End ab;,端口数据类型 bit,std_logic端口数据类型为 Bit 时，程序结构：实体+结构体端口数据类型为 std_logic 时，程序结构：库与程序包+实体+结构体,端口数据类型：bitBit的取值 0 或1Bit数

14、据类型能否模拟所有的电路状况？电路出现故障时？端口数据类型：std_logic（P69）9种取值，与实际电路相接近端口数据类型不同，程序结构不同,一、程序结构,端口数据类型：bit std_logic端口数据类型不同，程序结构不同,小结,掌握了写VHDL程序的步骤（思维过程）掌握了 语句（when else 语句）掌握了 至少两个电路例3：用VHDL语言编写4选1数据选择器程序,4选1数据选择器(when else),Library ieee;Use ieee.std_logic_1164.all;Entity mux41a is port(s0,s1:in std_logic;d0,d1,d

15、2,d3:in std_logic;y:out std_logic);End mux41a;Architecture ab of mux41a isBegin y=d0 when(s0=0 and s1=0)else d1 when(s0=1 and s1=0)else d2 when(s0=0 and s1=1)else d3;End ab;,八选一数据选择器？十六选一数据选择器六十四选一数据选择器？数据总线,标准逻辑矢量 数据类型,std_logic_vector(3 Downto 0)将4根 std_logic的数据结合在一起用总线形式重新编写用VHDL语言编写4选1数据选择器程序,4选

16、1数据选择器(when else),Library ieee;Use ieee.std_logic_1164.all;Entity mux41a is port(s:in std_logic_vector(1 downto 0);d0,d1,d2,d3:in std_logic;y:out std_logic);End mux41a;Architecture ab of mux41a isBegin y=d0 when s=“00”else d1 when s=“01”else d2 when s=“10”else d3;End ab;,一、程序结构二、语句三、端口信号数据类型,组合逻辑电路,

17、二、语句,并行语句 when-else并行语句 信号赋值语句顺序语句 if语句顺序语句 case语句,二、语句1、when-else语句,例4：用when-else语句编写8/3线优先编码器（1）画出电路的端口信息（2）写出电路的真值表（3）写程序,二、语句1、when-else语句,（3）写程序Library ieee;Use ieee.std_logic_1164.all;Entity pencoder1 is port(i7,i6,i5,i4,i3,i2,i1,i0:in std_logic;d:out std_logic_vector(2 downto 0);End pencoder1

18、;Architecture ab of pencoder1 is Begin d=“111”when i7=1 else“110”when i6=1 else“101”when i5=1 else“100”when i4=1 else“011”when i3=1 else“010”when i2=1 else“001”when i1=1 else“000”;End ab;,标准逻辑矢量 数据类型Std_logic_vector(7 Downto 0)Std_logic_vector(0 to 7),Library ieee;Use ieee.std_logic_1164.all;Entity

19、pencoder1 is port(i:in std_logic_vector(7 downto 0);d:out std_logic_vector(2 downto 0);End pencoder1;Architecture ab of pencoder1 is Begin d=111“when i(7)=1 else 110 when i(6)=1 else 101 when i(5)=1 else 100 when i(4)=1 else 011 when i(3)=1 else 010 when i(2)=1 else 001 when i(1)=1 else 000;End ab;,

20、二、语句2、信号赋值语句,例5：用信号赋值语句（逻辑函数表达式）重做例1(2选1数据选择器）（1）（2）（3）写程序程序由库（库中程序包）、实体、结构体构成,二、语句2、信号赋值语句,例5：用信号赋值语句（逻辑函数表达式）重做例1(2选1数据选择器）Library ieee;Use ieee.std_logic_1164.all;Entity mux21c is port(a,b,s:in std_logic;y:out in std_logic);End mux21c;Architecture ab of mux21c isBegin y=(a and(not s)or(b and s);E

21、nd ab;,要求掌握的知识点,运算符第九章、第十章目录去查询,二、语句3、if语句,顺序语句完整的if语句完整的if语句构成组合逻辑电路,IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF;,IF 条件句 Then 顺序语句ELSIF 条件句 Then 顺序语句.ELSE 顺序语句END IF;,二、语句3、if语句,顺序语句不完整的if语句不完整的if语句构成时序逻辑电路,IF 条件句 Then 顺序语句 END IF;,IF 条件句 Then 顺序语句ELSIF 条件句 Then 顺序语句.ELSIF 条件句 Then 顺序语句END IF;,二、语句3、if语句,例6：

22、用if语句重做例1（2选1 mux)（1）（2）（3）写程序,二、语句 3、if语句,例6：用if语句重做例1(2选1数据选择器）Library ieee;Use ieee.std_logic_1164.all;Entity mux21d is port(a,b,s:in std_logic;y:out std_logic);End mux21d;Architecture ab of mux21d isBegin process(a,b,s)begin if s=0 then y=a;else y=b;end if;end process;End ab;,二、语句3、if语句,例子表明：顺序语

23、句要放在进程process语句中,process语句格式,进程标号:PROCESS(敏感信号参数表)IS 进程说明部分 BEGIN 顺序描述语句;END PROCESS 进程标号;,process语句格式（简化）,PROCESS(电路的输入信号)BEGIN 顺序描述语句;END PROCESS;,顺序语句要放在process语句中进一步应用if语句，用if语句编写4选1数据选择器,二、语句4、case语句,例7：用case语句重做例1（2选1 mux)（例子表明：顺序语句要放在进程process中）,CASE IS When=;.;；When=;.;；.END CASE；,二、语句 4、cas

24、e语句,例7：用case语句重做例1（2选1 mux)Library ieee;Use ieee.std_logic_1164.all;Entity mux21e is port(a,b,s:in std_logic;y:out std_logic);End mux21e;Architecture ab of mux21e isBegin process(a,b,s)begin case s is when 0=yynull;end case;end process;End ab;,顺序语句要放在process语句中进一步应用case语句，用case语句编写4选1数据选择器,小结,2选1数据选

25、择器可以用if语句、case语句、when-else语句、信号赋值语句来编写。用信号赋值语句写的程序属于数据流描述方式用if语句、case语句、when else语句写的程序属于行为描述方式（还有一种描述方式为结构描述方式）程序描述方式有三种,什么情况下用什么语句编写程序？,并行语句when-else语句 单输出，多条件 顺序语句 多输出 if语句 多条件 case语句 单条件,例8：用if语句、case语句、when-else语句、信号赋值语句来编写4选1数据选择器由编写过程中遇到的问题引出标准逻辑矢量（std-logic_vector（n downto 0),when else 4选1 m

26、ux,写程序的思路When else 特点并行语句单输出，多条件,4选1数据选择器(when else),Library ieee;Use ieee.std_logic_1164.all;Entity mux41a is port(s:in std_logic_vector(1 downto 0);d0,d1,d2,d3:in std_logic;y:out std_logic);End mux41a;Architecture ab of mux41a isBegin y=d0 when s=“00”else d1 when s=“01”else d2 when s=“10”else d3;E

27、nd ab;,if 4选1 mux,写程序的思路if 特点顺序语句process多输出，多条件,case 4选1 mux,写程序的思路case 特点顺序语句process多输出，单条件,如果端口信息定义的不好，则可以用下面的方法：,4选1数据选择器,Library ieee;Use ieee.std_logic_1164.all;Entity mux41b is port(s0,s1:in std_logic;d0,d1,d2,d3:in std_logic;y:out std_logic);End mux41b;Architecture a of mux41b is Signal tmp:s

28、td_logic_vector(1 downto 0);Begin tmpyyyynull;end case;end process;End a;,要求掌握的知识点,学习了&符号学习了定义中间信号,三、端口信号数据类型,1、std_logic 标准逻辑位2、std_logic_vector 标准逻辑矢量,练习1,用case语句编写全加器,练习2,用case语句编写7段显示译码器,学会分析程序,1、边看程序，边画端口信息2、分析电路的逻辑功能(真值表)3、（画出电路的时序图）,Library ieee;Use ieee.std_logic_1164.all;Entity mb is port(s

29、:in std_logic_vector(1 downto 0);d:in std_logic_vector(3 downto 0);y:out in std_logic);End mb;Architecture a of mb isBegin process(s,d)begin case s is when“00”=yyyynull;end case;end process;End a;,程序1,library ieee;use ieee.std_logic_1164.all;entity tri_gate isport(a,en:in std_logic;y:out std_logic);

30、end tri_gate;architecture beh of tri_gate isbeginprocess(a,en)begin if en=1 then y=a;else y=Z;end if;End process;end beh;,程序2,library ieee;use ieee.std_logic_1164.all;entity ddd isport(a,b,c:in std_logic;s,co:out std_logic);end ddd;,程序3,architecture ab of ddd is signal tmp:std_logic_vector(2 downto

31、0);begin tmp s s s s s s s snull;end case;End process;end ab;,程序3,library ieee;use ieee.std_logic_1164.all;entity decoder138 isport(g1,g2a,g2b:in std_logic;a,b,c:in std_logic;y:out std_logic_vector(7downto 0);end decoder138;architecture ab of decoder138 is signal tmp:std_logic_vector(2 downto 0);Beg

32、in tmp=c process(tmp,g1,g2a,g2b)begin,程序4,if(g1=1 and g2a=1 and g2b=1)then case tmp is when“000”=y y y y y y y ynull;end case;else y=“11111111”;end if;End process;end ab;,程序4,四、时序逻辑电路,1、D触发器的设计2、设计16进制计数器3、设计5进制计数器4、设计24进制BCD码计数器5、设计6分频器6、设计异步复位，同步使能的10进制计数器7、设计8位循环左移寄存器,四、时序逻辑电路 1、D触发器的设计,端口信息,逻辑功能

33、？,四、时序逻辑电路 1、D触发器的设计,Library ieee;Use ieee.std_logic_1164.all;Entity dffa is port(d,clk:in std_logic;q:out std_logic);End dffa;Architecture ab of dffa isBegin process(clk)begin if clkevent and clk=1 then q=d;end if;end process;End ab;,四、时序逻辑电路,1、D触发器的设计学习了上升沿的表示方法学习了不完整的if语句形成时序逻辑电路,四、时序逻辑电路 2、设计16进

34、制计数器,状态转换图,端口信息,逻辑功能？,四、时序逻辑电路 2、设计16进制计数器,Library ieee;Use ieee.std_logic_1164.all;Use;Entity cnt4a is port(clk:in std_logic;q:out std_logic_vector(3 downto 0);End cnt4a;,四、时序逻辑电路 2、设计16进制计数器,Architecture ab of cnt4a is signal zq:std_logic_vector(3 downto 0);Begin process(clk)begin if clkevent and

35、clk=1 then zq=zq+1;end if;end process;q=zq;End ab;,知识点,std_logic_unsigned库 与+（加法）端口信息定义为输出端的信号，不能反馈计数器 中间信号的作用,四、时序逻辑电路 3、设计5进制计数器,状态转换图,端口信息,逻辑功能？,四、时序逻辑电路 3、设计5进制计数器,Library ieee;Use ieee.std_logic_1164.all;Use;Entity cnt5a is port(clk:in std_logic;q:out std_logic_vector(2 downto 0);End cnt5a;,四、时

36、序逻辑电路 3、设计5进制计数器,Architecture ab of cnt5a is signal zq:std_logic_vector(2 downto 0);Begin process(clk)begin if clkevent and clk=1 then if zq=“100”then zq=“000”;else zq=zq+1;end if;end if;end process;q=zq;End ab;,知识点,If 语句的嵌套,画5进制计数器的时序图,举一反三的能力,设计7进制计数器设计10进制计数器设计6进制计数器设计8进制计数器,四、时序逻辑电路 4、设计24进制BCD码

37、计数器,状态转换图,端口信息,逻辑功能？,四、时序逻辑电路 4、设计24进制BCD码计数器,Library ieee;Use ieee.std_logic_1164.all;Use;Entity cnt24a is port(clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0);End cnt24a;Architecture ab of cnt24a is signal zqh,zql:std_logic_vector(3 downto 0);Begin process(clk)begin,四、时序逻辑电路 4、设计24进制BCD码计数

38、器,if clkevent and clk=1 then if zqh=2 and zql=3 then zqh=“0000”;zql=“0000”;elsif zql=9 then zql=“0000”;zqh=zqh+1;else zql=zql+1;end if;end if;end process;qh=zqh;ql=zql;End ab;,四、时序逻辑电路 5、设计6分频器,时序图,端口信息,逻辑功能？,四、时序逻辑电路 5、设计6分频器,Library ieee;Use ieee.std_logic_1164.all;Use;Entity fenpin6 is port(clk:i

39、n std_logic;fpout6:out std_logic);End fenpin6;,四、时序逻辑电路 5、设计6分频器,Architecture ab of fenpin6 is signal q:std_logic_vector(2downto 0);Begin process(clk)begin if clkevent and clk=1 then if q=“101”then q=“000”;fpout6=1;else q=q+1;fpout6=0;end if;end if;end process;End ab;,画6分频器的时序图,设计占空比为50%的6分频器。,四、时序逻

40、辑电路 6、设计异步复位，同步使能的10进制计数器,状态转换图,端口信息,逻辑功能？,四、时序逻辑电路 6、设计异步复位，同步使能的10进制计数器,异步：与时钟CLK无关同步：与时钟CLK有关状态转换图,四、时序逻辑电路 6、设计异步复位，同步使能的10进制计数器,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10a IS PORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT10a;,

41、四、时序逻辑电路 6、设计异步复位，同步使能的10进制计数器,ARCHITECTURE behav OF CNT10a IS signal CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,RST,EN)BEGIN IF RST=1 THEN CQI 0);-计数器复位 ELSIF CLKEVENT AND CLK=1 THEN-检测时钟上升沿 IF EN=1 THEN-检测是否允许计数 IF CQI=1001 THEN CQI0);ELSE CQI=CQI+1;-允许计数 END IF;END IF;END IF;End process;c

42、q=cqi;End behav;,举一反三的能力,设计异步复位的7进制计数器（多）设计异步使能10进制计数器设计同步复位6进制计数器设计同步使能8进制计数器（多）,Library ieee;Use ieee.std_logic_1164.all;Use;Entity cnt6b is port(clk,rst:in std_logic;q:out std_logic_vector(2 downto 0);End cnt6b;Architecture a of cnt6b is signal zq:std_logic_vector(2 downto 0);Begin process(clk)be

43、gin if clkevent and clk=1 then if rst=1 then zq=“000”;else if zq=“100”then zq=“000”;else zq=zq+1;end if;end if;end if;end process;q=zq;End a;,分析程序,P88 3.4 实用计数器的VHDL设计,知识点,中间变量中间变量定义在process与begin中间变量的赋值符号:=出了process，中间变量无效,architecture a of xxxx is begin process(xxx)begin if语句;（有嵌套）if语句；信号赋值语句；end

44、process;End a;,实用,设计带进位输出的异步复位10进制计数器,分析程序练习,Library ieee;Use ieee.std_logic_1164.all;Use;Entity fp3 is port(clk:in std_logic;fp:out std_logic);End fp3;Architecture a of fp3 is signal q:std_logic_vector(1 downto 0);signal zfp:std_logic;Begin process(clk)begin if clkevent and clk=1 then if q=“10”then

45、 q=“00”;zfp=not zfp;else q=q+1;end if;end if;end process;Fp=zfp;End a;,分析程序,Library ieee;Use ieee.std_logic_1164.all;Entity fcnt6b is port(clk:in std_logic;fq6:out std_logic);End fcnt6b;Architecture a of fcnt6b is signal zq:std_logic_vector(2 downto 0);Begin process(clk)begin if clkevent and clk=1 t

46、hen if zq=000 then zq=001;fq6=1;elsif zq=001 then zq=010;fq6=1;elsif zq=010 then zq=011;fq6=1;elsif zq=011 then zq=100;fq6=0;elsif zq=100 then zq=101;fq6=0;elsif zq=101 then zq=000;fq6=0;else zq=000;end if;end if;end process;,分析程序,四、时序逻辑电路 7、设计8位循环左移寄存器,什么是寄存器？寄存器的输入输出情况什么是移位寄存器？两个功能存放二进制数，且能移位8位循环左

47、移寄存器并行存储数据，循环左移同时串行输出,四、时序逻辑电路 7、设计8位循环左移寄存器,端口信息逻辑功能？,四、时序逻辑电路 7、设计8位循环左移寄存器,library ieee;use ieee.std_logic_1164.all;entity shfrt8l isport(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end shfrt8l;,四、时序逻辑电路 7、设计8位循环左移寄存器,architecture ab of shfrt8l is Signal reg8:std_logic_vector(7 downto 0);beginprocess(clk,load)beginif clkevent and clk=1 then if load=1 then reg8=din;else reg8=reg8(6 downto 0),本课程主要学习,VHDL基础软件操作可编程逻辑器件,