微机第04章(外部特性).ppt

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1、1,2,第4章 微处理器外部特性,教学重点最小组态下的引脚信号和总线形成最小组态下的总线时序IBM PC总线,3,4.1 8088的引脚信号和总线形成,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：引脚功能指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号流向指信号是从芯片向外输出，还是从外部输入芯片，抑或是双向的有效电平指起作用的有效信号电平:高/低电平；上升/下降边沿有效三态能力输出正常的低电平、高电平外，还可以输出高阻的第三态,4,4.1.1 8088的两种组态模式,两种组态构成两种不同规模的应用系统最小组态模式构成小规模的应用系统8088本身提供所有的系统总线信号最大

2、组态模式构成较大规模的应用系统，例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号,5,4.1.1 8088的两种组态模式（续）,两种组态通过MN/-MX引脚信号进行选择引脚MN/-MX接高电平为最小组态模式引脚MN/-MX接低电平为最大组态模式两种组态下的内部操作并没有区别,IBM PC/XT机采用最大组态模式本书以最小组态展开基本原理,6,8088的引脚,1234567891011121314151617181920,4039383736353433323130292827262524232221,GND A14 A13 A12 A11 A10 A9 A8 A

3、D7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND,VCCA15A16/S3A17/S4A18/S5A19/S6-SS0(HIGH)MN/-MX-RDHOLD(-RQ0/-GT0)HLDA(-RQ1/-GT1)-WR(-LOCK)IO/-M(-S2)DT/-R(-S1)DEN(-S0)ALE-INTA-TESTREADYRESET,8088,7,4.1.2 最小组态的引脚信号,数据和地址线读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,8,1.数据和地址引脚,AD7AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存

4、储器或外设的总线操作周期中，这些引脚在第1个时钟周期输出存储器或I/O端口的低8位地址A7A0其他时间用于传送8位数据D7D0,9,1.数据和地址引脚（续1）,A15A8（Address）中间8位地址引脚，输出、三态在访问存储器或外设时，提供20位地址中中间8位的地址A15A8,10,1.数据和地址引脚（续2）,A19/S6A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第1个时钟周期输出高4位地址A19A16在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用）其他时间输出状态信号S6S3,11,2.读写控制引脚,ALE（Addres

5、s Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7AD0和A19/S6A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址信息锁存起来,12,2.读写控制引脚（续1）,IO/-M（Input and Output/Memory）I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,13,2.读写控制引脚（续2）,-WR（Write）

6、写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口-RD（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,14,2.读写控制引脚（续3）,IO/-M、-WR 和-RD 是最基本的控制信号3 者组合后，可产生4种基本的总线操作（周期）,15,2.读写控制引脚（续4）,READY 存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个

7、时钟周期，否则继续插入等待周期Tw。,16,2.读写控制引脚（续5）,-DEN（Data Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/-R（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,17,2.读写控制引脚（续6）,-SS0（System Status 0）最小组态模式下的状态输出信号它与IO/-M和DT/-R一道，通过编码指示CPU在最小组态下的 8 种工作状态：1.取指（000）5.中断响应（

8、100）2.存储器读（001）6.I/O读（101）3.存储器写（010）7.I/O写（110）4.过渡状态（011）8.暂停（111）,与最大组态对比,18,3.中断请求和响应引脚,INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽,19,3.中断请求和响应引脚（续1）,-INTA（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应

9、周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,20,3.中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,21,4.总线请求和响应引脚,HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CP

10、U收回对总线的控制权,22,4.总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,23,5.其它引脚,RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H

11、,24,5.其它引脚（续1）,CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHzIBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns,25,5.其它引脚（续2）,Vcc 电源，向CPU提供5V电源GND 地，向CPU提供参考地电平MN/-MX（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态,26,5.其它引脚（续3）,-TEST测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则

12、程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步,27,“引脚”小结,CPU引脚是系统总线的基本信号，可以分成以下类：8位数据线：D0D720位地址线：A0A19控制线：ALE、IO/-M、-WR、-RD、READYINTR、-INTA、NMI，HOLD、HLDARESET、CLK、电源线：Vcc、GND,28,“引脚”提问,提问1：CPU引脚是如何与外部连接的呢？解答：总线形成（第节）,提问2：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答

13、：总线时序（第4.2节）,29,系统构成,30,4.1.3 最小组态的总线形成,AD7AD0,A15A8,A19/S6A16/S3,+5V,8088,ALE,8282,STB,系统总线信号,A19A16,A15A8,A7A0,D7D0,IO/-M-RD-WR,8282,STB,8282,STB,8286,T-OE,MN/-MXIO/-M-RD-WR,DT/-R-DEN,-OE,-OE,-OE,31,最小组态的总线形成,20位地址总线可采用3个三态透明锁存器8282进行锁存和驱动8位数据总线可采用数据收发器8286进行驱动系统控制信号由8088引脚直接提供,32,（1）地址总线形成锁存器,采用3

14、个8282进行锁存和驱动Intel 8282是三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片373三态输出：输出控制信号有效时，允许数据输出；无效时，不允许数据输出，输出呈高阻状态透明：锁存器的输出能够跟随输入端的变化而变化,有问题！,三态,锁存,33,三态门和D触发器,三态门、D触发器、锁存器是微机接口电路中最常使用的几类器件三态门：驱动、隔离。多用在输入场合。D触发器和锁存器：信号的保持锁存。多用在输出场合。,控制1,控制2,控制3,控制4,总线,三态门,三态门,锁存器D触发器,锁存器D触发器,34,D触发器,D QC Q,电平锁存,D QC Q,上升沿锁存,电平锁存高电

15、平通过，低电平锁存上升沿锁存通常用负脉冲后沿触发锁存,负脉冲的后沿锁存,D QC Q,S,R,带有异步置位/清零端的电平控制的锁存器,正脉冲的后沿锁存,ALE,-WR,35,74LS273（8 D触发器）,具有异步清零端的8D触发器TTL工作电平上升沿触发锁存,36,74LS373,具有三态输出的透明锁存器TTL工作电平LE 电平锁存高电平有效-OE 输出允许,37,Intel 8282,具有三态输出的透明锁存器TTL工作电平STB 电平锁存高电平有效-OE 输出允许,38,三态缓冲器,三态门具有单向导通和三态的特性,C为低平（无效）时：输出为高阻抗（三态）C为高电平（有效）时：输出为输入的反

16、相,C,A,F,输出场合表示反相输入场合表示低电平有效,C,A,F,C,A,F,C,A,F,39,74LS244,双4位单向缓冲器分成4位的两组每组的控制端连接在一起控制端低电平有效输出与输入同相,40,双向三态缓冲器,双向三态门具有双向导通和三态的特性,-OE0，导通 T1 AB T0 AB-OE1，不导通,41,Intel 8286,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,-OE0，导通 T1 AB T0 AB-OE1，不导通,42,74LS245,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,-E0，导通 DIR1 AB DIR0 A

17、B-E1，不导通,43,（2）8位数据总线的形成,采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，类似功能的器件还有Intel 8287、通用数字集成电路245等另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路244就是一个常用的双4位三态单向缓冲器,44,（3）系统控制信号的形成,由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/-M、-WR、-RD等其它信号的情况看详图,45,4.1.4 最大组态的引脚定义,8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器828

18、8译码产生系统控制信号：-S2、-S1、-S03个状态信号-LOCK总线封锁信号QS1、QS0指令队列状态信号-RQ/-GT0、-RQ/-GT12个总线请求/同意信号,46,IBM-PC的电路结构,8088微处理器,8087协处理器,8288总线控制器,I/O通道,8259中断控制器,随机存储器RAM,只读存储器ROM,8253定时控制器,8237DMA控制器,8255并行接口,控制总线,数据总线,地址总线,地址锁存器,数据收发器,扬声器接口,8284时钟发生器,键盘接口,系统配置开关,CPU子系统,板级总线,47,4.1.5 最大组态下的总线形成,系统总线信号,-MEMR-MEMW-IOR-

19、IOW-INTA,DMA应答电路,AENBRD-AEN,-AENCEN,A19A12,A11A8,A7A0,D7D0,AD7AD0,A11A8,A19/S6A16/S3A15A12,74LS245,74LS373,74LS373,G,G,-GDIR,74LS244,8088,-OE,8288,DT/-RDENALE,-S2-S0,-S2-S0,MN/-MX,-OE,-E,-MRDC-AMTW-IORC-AIOWC-INTA,48,最大组态下的总线形成,系统地址总线采用三态透明锁存器74LS373和三态单向缓冲器74LS244 系统数据总线通过三态双向缓冲器74LS245形成和驱动 系统控制总线

20、主要由总线控制器8288形成-MEMR-MEMW-IOR-IOW-INTA,49,4.2 8088的总线时序,时序（Timing）描述各信号随时间的变化及相互间的因果关系。总线时序描述CPU引脚如何实现总线操作CPU时序决定系统各部件间的同步和定时,什么是总线操作？,50,4.2 8088的总线时序（续1）,总线操作是指CPU通过总线对外进行的各种操作8088的总线操作主要有：存储器及I/O的读操作存储器及I/O的写操作中断响应操作总线请求及响应操作总线空闲指CPU正进行内部操作、不进行对外操作的总线空闲状态Ti,什么是总线周期？,51,4.2 8088的总线时序（续2）,总线周期是指CPU通

21、过总线与外部（存储器或I/O端口）进行一次数据交换的过程指令周期是指一条指令经取指、译码、操作数读写直到指令完成所需要的时间8088的基本总线周期为 4 个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数需要延长总线周期时可插入等待状态Tw,何时产生何种总线周期？,演示,52,4.2 8088的总线时序（续3）,任何指令的取指都会产生存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期执行IN指令产生I/O读总线周期

22、，执行OUT指令产生I/O写总线周期CPU响应可屏蔽中断时产生中断响应总线周期指令 add bx,ax 将产生那些总线周期？,如何实现同步？,53,4.2 8088的总线时序（续4）,总线操作中的时序同步CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作,54,4.2.1 最小组态的总线时序,本节展开微处理器最基本的 4 种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期,55,存储器写总线周期,T4,T3,T2,T1,AL

23、E,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输出数据,A19A16,S6S3,READY,（高电平）,IO/-M,-WR,56,存储器写总线周期,T1状态输出20位存储器地址A19 A0，IO/-M输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号-WR和数据D7D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,57,I/O写总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输出数据,0000,S6S3,READY,（高电平）,I

24、O/-M,-WR,58,I/O写总线周期,T1状态输出16位I/O地址A15A0，IO/-M输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号-WR和数据D7D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,59,存储器读总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输入数据,A19A16,S6S3,READY,（高电平）,IO/-M,-RD,演示,60,存储器读总线周期,T1状态输出20位存储器地址A19A0，IO/-M输出低电平，表示存储器操作；ALE输出正脉冲，

25、表示复用总线输出地址T2状态输出控制信号-RDT3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,61,I/O读总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输入数据,S6S3,READY,（高电平）,IO/-M,-RD,0000,62,I/O读总线周期,T1状态输出16位I/O地址A15A0，IO/-M输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号-RDT3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,63,插入等待状态Tw,同步

26、时序通过插入等待状态，来使速度差别较大的两个部件保持同步在读写总线周期中，判断是否插入Tw1.在 T3 的前沿检测READY引脚是否有效2.如果READY无效，在 T3 和 T4 之 间插入一个等效于 T3 的 Tw，并在 Tw 前沿继续检测READY引脚是否有效3.如果READY有效，执行完该 T 状态，进入 T4状态,演示,64,4.2.2 最大组态下的写总线时序,111,110,A15A8,A19A16,S6S3,由8288产生,ALE,-S2-S0,CLK,A19/S6A16/S3,A15A8,DEN,写命令,AD7AD0,A7A0,输出数据,DT/-R,-AMWTC,-MWTC,65

27、,4.2.2 最大组态下的读总线时序,111,101,A15A8,A19A16,S6S3,ALE,-S2-S0,CLK,A19/S6A16/S3,A15A8,DEN,由8288产生,输入数据,A7A0,AD7AD0,DT/-R,-MRDC,66,4.5 微机系统总线,微机系统采用总线结构。系统中主要部件通过系统总线相互连接、实现数据传输，并使微机系统具有组态灵活、易于扩展等诸多优点 广泛应用的总线都实现了标准化，便于互连各个部件时遵循共同的总线规范。接口的任一方只需要根据总线标准的要求来实现和完成接口的功能，而不必了解对方的接口方式。总线接口也是一种通用的接口技术,PC/AT总线(ISA总线)

28、,67,4.5.1 微机总线概述,总线连接方法广泛用于微机系统的各个连接层次上内部总线大规模集成电路芯片内部，如微处理器的内部总线片级和板级总线主机板中微处理器、存储器及I/O接口电路之间，主机模板与各种接口模板之间，如I2C总线、SPI总线、PC总线、PCI总线外部总线微机系统之间以及微机系统与外部设备之间，如USB总线、Centronics（并口）总线、RS-232C（串口）总线,68,芯片总线（Chip Bus）,一个大规模集成电路芯片内部，或一个较小系统中各种不同器件连接在一起的总线；用于芯片级互连芯片总线也称为局部总线（Local Bus）微处理器的引脚信号就是芯片总线微处理器内部的

29、控制器、运算器、寄存器之间，还有系统主机板上CPU、存储器、接口电路等之间通常就是利用芯片级总线互连的,图示,69,内总线（Internal Bus）,微机系统中模板与模板间连接的总线，是微机系统所特有的总线；用于模板级的互连（微机的）内总线也被称为板级总线或系统总线（System Bus），多数已实现标准化，例如STD总线、ISA总线等。微机主板的各种扩展插槽多属于内总线,图示,70,外总线（External Bus）,微机系统之间或微机系统与其外设进行通信的总线，用于设备级互连（微机的）外总线过去又称为通信总线，主要指串行通信总线，例如RS-232C现在，外总线的意义常延伸为外设总线，主要

30、用于连接各种外设外总线种类较多，常与连接设备有关，例如Centronics并行打印机总线、IEEE 488智能仪器仪表并行总线（又称为GPIB总线）,71,常见系统总线,在微机发展和应用中出现了许多种内、外总线标准第 1 个标准化的微机总线 S-100 总线面向工业控制领域的 STD 总线32位PC机上的ISA系统总线、EISA总线、VESA总线、PCI总线、USB总线等,72,4.5.2 IBM PC总线,IBM PC总线是IBM PC/XT机上使用的8位系统总线有62条信号线，用双列插槽连接，分A面（元件面）和B面（焊接面）实际上是8088 CPU核心电路总线的扩充和重新驱动与最大组态下的

31、8088总线相似,73,1.信号功能,D0D78位双向数据线A0A1920位输出地址线ALE地址锁存允许，每个CPU 总线周期的T1 状态高电平有效-MEMR存储器读，输出、低电平有效-MEMW存储器写，输出、低电平有效-IORI/O读，输出、低电平有效-IOWI/O写，输出、低电平有效 I/O CH RDYI/O通道准备好，输入、高电平有效,74,1.信号功能（续1）,IRQ2IRQ7中断请求信号，输入、高有效AEN地址允许信号，输出、高有效，用于指示DMA总线周期 DRQ1DRQ3DMA请求信号，输入、高有效-DACK0-DACK3DMA响应信号，输出、低有效T/C计数结束信号，输出、正脉

32、冲有效,75,1.信号功能（续2）,RESET复位信号，输出、高有效-IOCHCKI/O通道校验，输入、低有效OSC晶振频率脉冲，输出14.31818MHz的主振频率信号CLK系统时钟，输出4.77MHz的系统时钟信号5V、5V、12V、12V、GND电源和地线,76,2.PC总线存储器读总线周期,I/O CH RDY,A19A0,D7D0,T4,T3,T2,T1,ALE,CLK,-MEMR,77,PC总线存储器读总线周期,T1状态送出存储器地址T2状态存储器读控制信号有效T3状态检测I/O CH RDY准备好信号，确定是否插入等待状态TwT4状态读取存储器送来的数据,78,2.PC总线存储器

33、写总线周期,I/O CH RDY,A19A0,D7D0,T4,T3,T2,T1,ALE,CLK,-MEMW,79,PC总线存储器写总线周期,T1状态送出存储器地址T2状态存储器写控制信号有效；同时送出数据T3状态检测I/O CH RDY准备好信号，确定是否插入等待状态TwT4状态存储器读取数据,80,3.PC总线I/O读总线周期,I/O CH RDY,A15A0,D7D0,T4,Tw,T3,T2,T1,ALE,CLK,-IOR,81,PC总线I/O读总线周期,T1状态送出I/O地址T2状态I/O读控制信号有效T3状态确定插入一个等待状态TwTw状态检测I/O CH RDY准备好信号，确定是否再

34、插入等待状态TwT4状态CPU读取外设送来的数据,82,3.PC总线I/O写总线周期,I/O CH RDY,A15A0,D7D0,T4,Tw,T3,T2,T1,ALE,CLK,-IOW,83,PC总线I/O写总线周期,T1状态送出I/O地址T2状态I/O写控制信号有效；同时在送出数据T3状态确定插入一个等待状态TwTw状态检测I/O CH RDY准备好信号，确定是否再插入等待状态TwT4状态外设读取CPU送来的数据,84,第 4 章教学要求,了解8088的两种组态形式；掌握最小组态下的引脚定义、总线形成和总线时序；了解最大组态下的引脚定义、总线形成和总线时序；理解总线及其层次结构掌握IBM P

35、C总线的引脚及其总线周期,85,第4章教学要求（续）,习题4（P124）4.1 4.4 4.5 4.6 4.7 4.14 4.18,86,什么是分时复用？,分时复用就是一个引脚在不同的时刻具有两个甚至多个作用最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数8088/8086CPU的数据地址线采用了总线复用方法,87,基本控制信号的组合方法,88,最小组态总线形成,RESET TEST HOLD HLDA NMI INTR INTA M/IO WR RD,READY CLK,READY,MN/MX,+5V,控制总线,地址总线A19 A0,数据总线D7D0,ALE A19

36、A8 AD7AD 0,DT/R DEN,8088CPU,STB 8282,OE,TOE,8286,8284A,系统总线,89,-S2、-S1、-S0的编码意义,过渡状态,1 1 1,存储器写,1 1 0,存储器读,1 0 1,取指,1 0 0,暂停,0 1 1,I/O写,0 1 0,I/O读,0 0 1,中断响应,0 0 0,CPU的工作状态,-S2-S1-S0,对比最小组态,90,总线周期,T1 T2 T3 T4 Ti Ti,T1 T2 T3 Tw Tw Tw T4 Ti Ti,总线周期,总线周期,等待,空闲,基本总线周期由4个T状态组成：T1、T2、T3、T4等待时钟周期Tw，在总线周期的T3和T4之间插入空闲时钟周期Ti，在两个总线周期之间插入,动态,91,各种周期的动态演示,92,存储器读20002H35H,93,等待状态,T1 T2 T3 Tw Tw Tw T4,CLK,READY,动态,前沿检测,前沿检测,94,等待状态Tw的插入,95,微机总线层次结构芯片总线,I/O接口,ROM,RAM,CPU,主机板,芯片总线,扩充存储器,计算机,通信接口,打印机,打印机接口,智能仪表,仪表接口,局域网络,网络接口,微机内总线,微机外总线,96,PC机上的总线,PCI总线,ISA总线,USB总线,