吉大数电课件第六章时序逻辑电路.ppt

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1、教学内容,时序逻辑电路的分析方法 若干常用的时序逻辑电路 时序逻辑电路的设计方法,第 六 章 时 序 逻 辑 电 路,教学要求,一.重点掌握的内容：,（1）时序逻辑电路的概念及电路结构特点；（2）同步时序电路的一般分析方法；（3）同步计数器的一般分析方法；（4）会用置零法和置数法构成任意进制计数器。,二.一般掌握的内容：,（1）同步、异步的概念，电路现态、次态、有效状态、无效状态、有效循环、无效循环、自启动的概念，寄存的概念；（2）同步时序逻辑电路设计方法。,6.1 概述,一、时序逻辑电路的特点,1、功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。,例、串行加法器，两个多

2、位数从低位到高位逐位相加。,2.电路结构上包含存储电路和组合电路存储器状态和输入变量共同决定输出,二、时序电路的一般结构形式与功能描述方法,X(x1,x2xi)输入信号,Y(y1,y2yj)输出信号,Z(z1,z2zk)存储电路的输入信号,Q(q1,q2ql)存储电路的输出,时序逻辑电路框图,构成时序逻辑电路的基本单元是触发器。,从控制时序状态的脉冲源来分：,时序电路,同步：,异步：,存储电路里所有触发器有统一的时钟源，它们的状态在同一时刻更新。,没有统一的时钟脉冲，电路的状态更新不是同时发生的。,三、时序逻辑电路的分类,从输出信号的特点分类：,时序逻辑电路,穆尔（Moore）型：,米利（Me

3、aly）型：,Z=F X,Q,Z=F Q,输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。,输出仅决定于存储电路的状态，与电路当前的输入无关。,特性方程：描述触发器逻辑功能的逻辑表达式。驱动方程：（激励方程）触发器输入信号的逻辑表达式。时钟方程：控制时钟CLK的逻辑表达式。状态方程：（次态方程）次态输出的逻辑表达式。输出方程：输出变量的逻辑表达式。,1.逻辑方程组,四、时序逻辑电路的功能描述方法,驱动方程代入特性方程得状态方程,2.状态表,反映输出Z、次态Q*与输入X、现态Q之间关系的表格。,3.状态图,反映时序电路状态转换规律及相应输入、输出取值关系的图形。,4.时序图,又叫工作波

4、形图，它用波形的形式形象地表达了输入信号、输出信号、电路的状态等的取值在时间上的对应关系。,从不同侧面突出了时序电路逻辑功能的特点，它们在本质上是相同的，可以互相转换。,输出方程,激励方程组,状态方程组,举例说明,1.逻辑方程式：,根据方程组列出状态转换真值表,2.状态转换表,状态表,0 1/0,0 0/1,1 1,1 1/0,0 0/1,1 0,1 0/0,0 0/0,0 0,0 1/0,0 0/1,0 1,3.状态图,0/0,1/0,0/1,1/0,0/1,1/0,0/1,1/0,4.波形图,00,01,00,01,11,10,10,状态方程,状态转换表,状态转换图,时序图,功能描述,如是

5、异步电路，写时钟方程,6.2 时序逻辑电路的分析方法,步骤,几个概念,有效状态：在时序电路中，凡是被利 用了的状态。有效循环：有效状态构成的循环。,无效状态：在时序电路中，凡是没有 被利用的状态。无效循环：无效状态若形成循环，则称为无效循环。,自启动：在CLK作用下，无效状态能 自动地进入到有效循环中，则称电路能自启动，否则 称不能自启动。,例,解:,写方程组,程方动驱,同步时序电路，时钟方程省去。,输出方程,求状态方程,将驱动方程代入JK触发器的特性方程中得电路的状态方程,分析图示电路的逻辑功能，并画出状态转换图和时序图。,这是时钟 CP上升沿触发的无输入信号同步时序电路,所以，属Moore

6、型.,代入 J1=(Q2Q3)，K1=1,代入 J2=Q1，K2=（Q1 Q3）,代入 J3=Q1 Q2，K3=Q2,设电路初始状态为 Q3 Q2 Q1=000，则,0,将现态代入状态方程求次态：,Q1*=1 Q2*=0 Q3*=0,将现态代入输出方程求 YY=Q2 Q3=0 0=0,列状态转换表,设电路初始状态为Q3 Q2 Q1=000，则,将新状态作现态，再计算下一个次态。,Y,输出,次 态,现 态,0,Q1*=0 Q2*=1 Q3*=0,0,Y=Q2 Q3=0 0=0,列状态转换表,依次类推,设电路初始状态为Q3 Q2 Q1=000，则,Y,输出,次 态,现 态,0,0,一直计算到状态进

7、入循环为止,列状态转换表,1,1,可见：电路在输入第 7 个脉冲 CP 时返回原来状态，同时在 Y 端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。,Q1*=0 Q2*=0 Q3*=0,Q1=1 Q2=1 Q3=1,Y=Q2 Q3=1 1=1,画状态转换图,作时序图,说明电路功能,该电路能对 CP 脉冲 进行七进制计数，并在 Y 端输出脉冲作为进位输出信号。故为同步七进制加法计数器，能自启动。,CP 脉冲也常称为计数脉冲。,必须画出一个计数周期的波形。,例,解:,写方程式,驱动方程,求状态方程,代入D触发器的特性方程，得到电路的状态方程,输出方程,计算、列状态转换表,画状态转换图,电

8、路状态,转换方向,00,01,10,11,转换条件,作时序图,说明电路功能,A=0时是二位二进制加法计数器；A=1时是二位二进制减法计数器。,异步与同步时序电路的根本区别在于前者不受同一时钟控制，而后者受同一时钟控制。因此，分析异步时序电路时需写出时钟方程，并特别注意各触发器的时钟条件何时满足。,分析举例,例 试分析图示电路的逻辑功能，并画出状态转换图 和时序图。,这是异步时序逻辑电路。分析如下：,解：,FF1 受 Q0 下降沿触发,FF0 和 FF2 受 CP 下降沿触发,Y=Q2n,J2=Q1n Q0n，K2=1,J1=K1=1,Q1n,Q0n,1.写方程式,(1)时钟方程,(3)驱动方程

9、,(2)输出方程,(4)状态方程,Y=Q2n,J2=Q1n Q0n，K2=1,J1=K1=1,代入 J1=K1=1,代入 J2=Q1n Q0n K2=1,2.列状态转换真值表,设初始状态为Q2 Q1 Q0=000,0,1,0,0,表示现态条件下能满足的时钟条件,Y=Q2n=0,0,1,CP0=CP，FF0 满足时钟触发条件。,CP1=Q0 为上升沿，FF1 不满足时钟触发条件，其状态保持不变。,CP2=CP，FF2 满足时钟触发条件。,0,0,1,0,1,0,将新状态“001”作为现态，再计算下一个次态。,CP1=Q0 为下降沿，FF1 满足时钟触发条件。,Y=Q2n=0,依次类推,电路构成异

10、步五进制计数器，并由 Y 输出进位脉冲信号的下降沿。,3.逻辑功能说明,0,0,1,0,一直计算到电路状态进入循环为止。,4.画状态转换图和时序图,必须画出一个计数周期的波形。,可见，当计数至第 5 个计数脉冲 CP 时，电路状态进入循环，Y 输出进位脉冲下降沿。,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器,一、寄存器,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,4位寄存器,边沿触发器构成,同步触发器构成,（1）清零。，异步清零。

11、即有：,（2）送数。时，CLK上升沿送数。即有：,（3）保持。在、CLK上升沿以外时间，寄存器内容将保持不变。,在控制信号作用下，可实现右移也可实现左移。,Shift register用于存放数码和使数码根据需要向左或向右移位。,二、移位寄存器,单向移位寄存器,移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出；串行输入、串行输出；并行输入、串行输出；串行输入、并行输出。十分灵活。,串行输入,串行输出,并行输出,“1011”,1,0,1,1,0,0,0,0,1101,移位寄存器结构特点：各触发器均为 D 功能且串联使用。,单向移位寄存器具有以下主要特点：（1）

12、单向移位寄存器中的数码，在CLK脉冲操作下，可依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CLK脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CLK脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CLK脉冲后，寄存器便被清零。,用JK触发器构成的移位寄存器,74LS 194A，左/右移，并行输入，保持，异步置零等功能,并行输入,并行输出,双向移位寄存器,4个并行数据输入端,4个并行数据输出端,2个控制端s0s1,74194功能表,L,L,H,8,L,L,H,L,H,7,H,H,H,L,H,6,L,L,L,H,H,5,并入并

13、出,H,H,L,H,H,4,A,B,C,D,A,B,C,D,H,H,H,3,保持,H(L),H,2,L,L,L,L,L,1,A,B,C,D,右移DIR,左移DIL,S0,S1,Q0,Q1,Q2,Q3,并行输入,时钟脉冲CP,串行输入,控制信号,输 出,输 入,清零RD,序号,说 明,异步清0,左移1,左移0,右移0,右移1,保持,移位脉冲输入端,右移串行数码输 入 端,并行数码输入端,左移串行数码输入端,工作方式控制端S1 S0=00 保持S1 S0=01 右移S1 S0=10 左移S1 S0=11 并行置数,并行数据输出端，从高位到低位依次为 Q3 Q0。,异步置 0 端低电平有效,应 用,

14、例1 远距离数据传送,例2 完成算术运算,左移一位，0010 0100，相当于2;左移两位 1000，相当于4;同理，右移一位相当于2,用左移、右移实现2，2运算。,如(0010)2=210,启动,开始启动，信号为0，S1=1,此时S0=1，则194工作在“并入并出”状态，Q0-Q3=0111,启动信号撤除后为1，所以S1S0=01，则194工作在“右移”状态。DIR=Q3，因为Q0-Q3总有一个为0，S1S0一直等于01，数据不断右移。,例3 时序脉冲产生器 常用之控制某些设备按照事先规定的顺序进行运算或操作。,方法1,状态转换图,波形图,0111,1011,1101,1110,0111,由

15、波形图可知，寄存器按固定的时序，输出低电平脉冲，所以称为时序脉冲产生器。其一个周期为四个脉冲，也称四相时序脉冲产生器。,D0,D3,D2,D1,Q3,Q2,Q1,Q0,S1,S0,DIL,DIR,CP,74LS194,RD,1,1,1,0,0,0,0,Q3,Q2,Q0,利用并行置数功能将电路初态置为Q3Q2Q1Q0=D3D2D1D0=1000,从 Q3 Q0 依次输出顺序脉冲。顺序脉冲宽度为一个 CP 周期。,方法2,来一个 CP 脉冲，各位左移一次，即 Q0Q1 Q2 Q3。左移输入信号 DIL 由 Q0 提供，因此能实现循环左移。,例4 2片74LS194A接成8位双向移位寄存器,8位右移

16、寄存器,8位右移寄存器,8位并行加法器,逻辑功能为：,例5 数值运算,M、N右移 一位相当于两数各乘以2,N右移1位M右移3位,例5 使八个灯从左至右依次变亮,再从左至右依次熄灭,.,.,右移 8 个 1，再右移 8 个 0,5V,5V,本节小结,分类,按时钟控制方式不同分,同步计数器比异步计数器的速度快得多,6.3.2 计数器,计数器：在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器的模：构成计数器主循环中状态的个数，称为计数器模值M。由n个触发器构成的计数器，其模值M一般应满足2n-1M2n。,按计数器功能分,对计数脉冲作递增计数的电路,对计数脉冲作递减计数的电路,在加/减控制信

17、号作用下，可递增也可递减计数的电路,按计数进制分,按二进制数运算规律进行计数的电路,按十进制数运算规律进行计数的电路,二进制和十进制以外的计数器,同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：T0始终等于1,一、同步计数器,1.同步二进制计数器,驱动方程,输出方程,状态转换图,状态转换表,状态方程 Q*0=Q0 Q*1=Q0 Q1+Q0 Q1 Q*2=Q0 Q1 Q2+(Q0Q1)Q2 Q*3=Q0 Q1 Q2 Q3+(Q0Q1 Q2)Q3,=1,

18、=0,=0,=0,=1,=0,=0,=0,每输入16个计数脉冲计数器工作一个循环，并在输出端C产生一个进位输出信号，所以又把这个电路叫十六进制计数器。,计数脉冲的频率f0，Q0、Q1、Q2、Q3端输出的脉冲频率为1/2 f0、1/4 f0、1/8 f0和1/16 f0称为分频器。,f0,1/2 f0,1/4 f0,1/8 f0,1/16 f0,1/16 f0,电路的时序图,模 M 计数器也是一个 M 分频器，M 分频器的输出信号即为计数器最高位的输出信号。,电子表就是对32768Hz进行215分频得到1Hz信号,进行计数实现计时的。,同步4位二进制加法计数器74161,74161为中规模集成的

19、4位同步二进制计数器具有二进制加法计数功能之外,还具有预置数、保持和异步置零等附加功能。异步置零即只要RD端出现低电平，触发器立即被置零，不受CP的控制。,异步置0端RD=0异步置0，与时钟无关。当RD=1，LD=0 或门G16G19输出=1，与非门G8G15打开，在时钟的作用下 D3D2D1D0数据输入，Ji=Di Ki=Di,Q*3=D3 Q*2=D2 Q*1=D1 Q*0=D0当RD=1，LD=1 EP=0、ET=1 与门G5-G7=0，或门G16G19=0 即J=K=0有时钟保持原状态。如果ET=0 C=0 计数器保持。当RD=1，LD=1 EP=ET=1或门开，与非门G8G15关，与

20、门G5-G7开，Q3Q2Q1Q0反馈通过G5-G7，在时钟 CLK作用下，计数00001111，16个计数循环。,J0=K0=1,J1=K1=Q0 J2=K2=Q0Q1 J3=K3=Q0Q1Q 2,4位同步二进制计数器74161功能表,74161具有异步清零和同步置数功能,清零端和置数端可以改变计数器的计数状态！,(a)引脚排列图,预置数控制端,异步复位端,工作状态控制端,进位输出,数据输入端,如要求Y端产生10110010循环序列信号，如何改变电路的连接？,0 0 0 1 0 1 1 1,在CP的作用下Y端产生00010111循环序列信号,八选一数据选择器,应用举例,序列信号发生器,应用举例

21、,高位,表示只有CLK上升沿达到时=0的信号才起作用,4位同步二进制计数器74163功能表,74163具有同步清零和同步置数功能,74LS163的引脚排列和74LS161相同不同之处是74LS163采用同步清零方式,原理：根据二进制减法运算规则可知：在多位二进制数减1时，若第i位以下皆为0时，则第i位应当翻转，否则应保持不变。由此得出规律，若用T触发器构成计数器，则每一位触发器的驱动方程为,T0始终等于1,同步二进制减法计数器,驱动方程,输出方程,原理：根据二进制减法运算规则可知：在多位二进制数减1时，若第i位以下皆为0时，则第i位应当翻转，否则应保持不变。由此得出规律，若用T触发器构成计数器

22、，则每一位触发器的驱动方程为,T0始终等于1,同步二进制减法计数器,输出方程,状态转换表,基本原理：在同步十六进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。,2.同步十进制计数器,加法计数器,同步十进制加法计数器:在同步二进制加法计数器基础上修改而来.,状态方程 Q*0=Q0 Q*1=Q0Q3Q1+(Q0Q3)Q1 Q*2=Q0 Q1 Q2+(Q0Q1)Q2 Q*3=(Q0Q1Q2+Q0Q3)Q3+(Q0Q1Q2+Q0Q3)Q3 输出方程C=Q0Q3,状态转换图,能自启动,74LS160 异步置0,同步十进制加法计数器74LS160与74LS161逻辑图和功能表均

23、相同,所不同的是74LS160是十进制而74LS161是十六进制。,此行说明ET功能优先EP，即同时有信号输入ET起作用,CPQ0Q1Q2Q3C,十进制计数器74160分频特性,T=10TCP,TCP,1 2 3 4 5 6 7 8 9 10,Q0二分频，,Q1五分频，,Q2、Q3、C都是十分频。,单时钟式（加/减控制端）74191,同步可逆计数器,有些应用场合要求计数器既能进行递增计数又能进行递减计数，这就需要做成加/减计数器（可逆计数）。,当S=0 LD=1 U/D=0 加法计数 T0=1 T1=Q0 T2=Q0Q1 T3=Q0Q1Q2,U/D=1 减法计数T0=1 T1=Q0T2=Q0Q

24、1T3=Q0Q1Q2,使能端 S=1 或门输出=0 T0-T3=0 保持。LD=0 异步置数端将D0 D1 D2 D3置入触发器，不受时钟CLK控制。,C/B进位/借位输出端，当计数器做加法计数Q3Q2Q1Q0=1111，C/B=1，有进位输出；当计数器做减法计数Q3Q2Q1Q0=0000，C/B=1，有借位输出。,单时钟式（加/减控制端）74191,使能端,预置数控制端,加减控制端,串行时钟输出，当C/B=1的情况下，在下一个CLKI上升沿到达前该端有一个负脉冲输出,74LS191具有异步置数功能,0,双时钟同步十六进制加/减计数器74LS193,加法计数脉冲和减法计数脉冲来自两个不同的脉冲

25、源。当CPU端有计数脉冲输入时，计数器做加法计数；当CPD有计数脉冲输入时，计数器做减法计数。加到CPU和CPD上的计数脉冲在时间上应该错开。74193也具有异步置零和预置数功能.,双时钟加/减计数器74LS193,74LS193具有异步清零和异步置数功能,74LS192与74LS193逻辑图和功能表均相同,异步计数器做加 1 计数时,采取从低位到高位逐位进位的方式工作。因此，其中的各个触发器不是同步翻转的。若使用下降沿触发的T触发器组成计数器，只要将低位触发器的Q端,接至高位触发器的时钟输入端就可以。若使用上升沿触发的T触发器组成计数器，只要将低位触发器的 Q 端,接至高位触发器的时钟输入端

26、就可以。,二、异步计数器,优点：结构简单,缺点：（1）工作频率较低；（2）在电路状态译码时存在竞争冒险现象。,1、异步二进制计数器,触发器为下降沿触发，Q0接CLK1,Q1接CLK2。若上升沿触发，Q0接CLK1,Q1接CLK2。,由时序图可见，触发器输出端状态的建立要比CP下降沿滞后一个传输延迟时间。,采用从低位到高位逐位进位的方式工作,由T触发器构成，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。,异步二进制减法计数器,触发器为下降沿触发，接CLK1,接CLK2。若上升沿触发，则应Q0 接CLK1,Q1 接CLK2。,异步二五十进制计数器74LS290,置0端,置9端,2、异步十

27、进制计数器,若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0Q3引出，则得到8421码十进制计数器。,例.用集成异步二五十进制计数器74LS290接成六进制计数器（模六）。（不用其他元件）。已知74LS290的逻辑示意图和功能表。,74LS290功能表,首先将74LS290接成8421BCD码的十进制计数器，即将CLK1与Q0相连，CLK0作为外部计数脉冲CLK。,置零法构成六进制,74LS290具有异步清零功能,警告:切不可将输出端相互短路！,正确的接

28、法,置9法构成六进制,74LS290具有异步置9功能,三、任意进制计数器的构成方法,利用现有的N进制计数器构成任意进制（M）计数器时，如果MN，则要多片N进制计数器。,实现方法,置零法（复位法）,置数法（置位法）,同步置数与异步置数的区别,异步置数与时钟脉冲无关，只要异步置数端出现有效电平，置数输入端的数据立刻被置入计数器。因此，利用异步置数功能构成 M进制计数器时，应在输入第 M 个 CP 脉冲时，通过控制电路产生置数信号，使计数器立即置数。,同步置数与时钟脉冲有关，当同步置数端出现有效电平时，并不能立刻置数，只是为置数创造了条件，需再输入一个 CP 脉冲 才能进行置数。因此，利用同步置数功

29、能构成 M 进制计数器时，应在输入第(M 1)个 CP 脉冲时，通过控制电路产生置数信号，这样，在输入第 N 个 CP 脉冲 时，计数器才被置数。,假定已有的是N进制计数器，而需要得到M进制计数器。,1当MN时：应使计数过程中跳过NM个状态,在M个状态中循环即可。,1）置零法（清零法或复位法）适用于有清“0”输入端的集成计数器。,异步清零计数器：利用SM状态进行译码产生清“0”信号。,同步清零计数器：利用SM-1状态进行译码产生清“0”信号。,2）置数法（置位法）适用于有预置数功能的集成计数器。,同步置数计数器：利用Si+M-1状态进行译码产生置数信号。,异步置数计数器：利用Si+M状态进行译

30、码产生置数信号。,3）利用进位输出位C置数法（置位法）适用于有预置数功能的集成计数器。,M个,M个,同步置数计数器：用SN-M作为预置数。,例.利用同步十进制计数器74160接成同步六进制计数器,解：,74LS160具有异步清零功能,当MN时，一片N进制计数器即可实现,步骤：1.清楚所用器件的时序逻辑特点 2.根据控制端选择编码选择方案,方案一、异步清零RD,计数输入,当计数器记成Q3Q2Q1Q00110，与非门输出低电平信号给 端，将计数器置零。置零信号不是一个稳定的状态,持续时间很短，可能导致电路误动作。,改进电路,延长清零信号长度到半个脉冲周期,0 1 1 0,0,RS锁存器,1,0 0

31、 0 0,同步清零,例：用集成计数器74163(具有同步清零端)和与非门组成的6进制计数器。,适用于具有同步清零端的集成计数器,0 1 0 1,0,74LS160具有同步置数功能,方案二、同步置零法,1,1,CLK,0,LD=0后，还要等下一个CLK信号到来时才置入数据，而这时LD=0的信号以稳定地建立了，提高了电路工作的可靠性。,设计 6进制计数器,用LD端,例：将同步十六进制计数器74163十二进制计数器,异步置0 如虚线所示,0 0 0 0,同步置0法,如双线所示,SM=1100,SM-1=1011,1,1,CLK,1,0,1,方案三、同步置数法优点：可以利用原来电 路的进位输出端,构造

32、标准的进位信号条件：在时序逻辑的最后一个状态(最大状态)为特殊电平(高/低电平)2.特殊电平只持续1个脉冲周期,设计 6进制计数器,令D=1001,用SN-M作为预置数端信号,例：将同步十进制计数器74160接成七进制计数器,0011,同步预置数（实线箭头），进位输出信号C由S9状态译出，所以反向后作为 所需的低电平。,令D=0011,利用原来电路的进位输出端,异步预置数法,例：用集成计数器74191和与非门组成的余3码10进制计数器。,74LS191具有异步置数功能,1 1 0 1,0,0 0 1 1,S,D/U,加法计数,0,异步预置数法适用于具有异步预置端的集成计数器,余3BCD码 00

33、11-1100,令D=0011,例、当控制变量A为1和0时电路各为几进制计数器,解：,当A=1时,当A=0时,构成十二进制计数器,构成十进制计数器,串行进位方式、并行进位方式、整体置零方式、整体置数方式,若M可分解为M=N1N2(N1、N2均小于N），可采用连接方式有,若M为大于N的素数，不可分解，则其连接方式只有 整体置零方式、整体置数方式,当MN时，需用多片N进制计数器组合实现,串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。,并行进位方式：以低位片的进位信号作高位片的工作状态控制信号。,整体置零方式：将多片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在计数器记为M

34、状态时使清零端电平有效，将多片计数器同时置零。,整体置数方式：将多片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在某一状态下使预置数控制端电平有效，将多片计数器同时置数成适当的状态，获得M进制计数器。,(1)并行进位法（同步工作）,例：用两片4位二进制加法计数器74161采用同步级联方式构成8位二进制同步加法计数器，模为1616=256。低位向高位进位按十六进制方式。高位使能端由低位的进位供给，共用CP，叫并行进位方式。,注意此处连接方式,c,c,用两片4位二进制加法计数器74160构成百进制计数器,1 0 0 1,1,1 0 0 1,1,解：因为32768=215，经15级二分

35、频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。,例.某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。,模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。,c,c,c,c,例：用两片同步十进制计数器接成百进制计数器.高位的CP由低位的进位供给,叫串行进位方式。,(2)串行进位法（异步工作）,注意非门的使用,1 0 0 1,1,0,例：如用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。模为1010=100,有的集成计数器没有

36、进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。,例.用两片74LS160接成二十九进制计数器.,解：,整体置零方式,计数：29,Q3Q2Q1Q0,2,9,0 010,1001,低位片,高位片,高位片,低位片,0 1 0 0,1 0 0 1,然后从状态28译出同步置数信号，将同步置数信号同时加到两片74160上，第29个计数脉冲到达时，将计数器置初始0状态。,先将两片74160接成百进制计数器，,整体置数方式,例.试用两片74160实现54进制计数器。,解：M=54，74160是具有异步清零、同步置数的十进制计数器。,整体置数法,计数：053。

37、,5,3,0 1 0 1,0 0 1 1,Q3Q2Q1Q0,1 0 1 0,1 1 0 0,分解法,M=54=69，用两片74160分别构成六进制和九进制，然后级联。,六进制,九进制,四、移位寄存器型计数器,结构特点:D0=Q3,状态转换图,(Q0Q1Q2Q3),(a),(b),(c),(d),(e),若取(a)为有效循环，则(b)(e)就为无效循环。,(a)的循环长度为 n=4,(n是触发器的个数）,从状态转换图知，此电路不能自启动。,环形计数器,构成四进制计数器,不能自启动.,接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路。,电路结构简单，计数顺序一般为非自然态序，用途极为广泛。

38、,1 0 0 0,能自启动的环形计数器,n位移位寄存器构成的环形计数器只有n个有效状态，有2n-n个无效状态。,环形计数器状态利用率低,环形计数器电路结构极其简单，在有效循环的每个状态只包含一个1（或0）时，可以直接以各个触发器输出端的1表示电路的一个状态，不需要另外加译码器。,状态转换图,一般结构：,反馈函数：,D1=F（Q1，Q2，Qn）,反馈函数不同，电路循环输出的状态也就不同。,扭环形计数器,电路结构,反馈函数,状态转换图,（a),(b),若取(a)为有效循环，则(b)为无效循环。(a)的循环长度为2n。,在(a)循环状态中，由于电路每次状态转换时，只有一位触发器改变状态，因而将电路状

39、态译码时不会产生竞争冒险现象。,此电路不能自启动。接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路。,能自启动的扭环形计数器,n位移位寄存器构成的扭环形计数器有2n个有效状态，有2n-2n个无效状态。,扭环形计数器,使用最大长度移位寄存器型计数器可以将电路的状态利用率提高,状态转换图,最大长度移位寄存器型计数器,循环长度为2n-1（除0以外）,一般电路结构,举例,状态转换图,此电路不能自启动。接入适当的反馈逻辑电路，能够使电路自启动。,D1=Q2Q3,反馈函数,五、自锁：计数器一次计数动作后停止工作。如74LS160计数满一次后就停止工作。,例.动态扫描键盘编码器,功能：将键盘上的按键

40、转换成二进制编码存入输出寄存器。,动态扫描的含义是用一个时钟信号源依次巡回检查各按键的状态，一旦发现某个按键被按下时，便立即产生相应的输出。,组成部件：,译码器,计数器,数据选择器,寄存器,按键的分布及其十进制编码,按键是否按下影响行线的逻辑状态,键盘行线,键盘列线,选用两片74LS163构成五位二进制加法计数器,低三位控制各列线的电平,高两位选择行线,T=1 正常计数,T=0 停止计数,键盘行线,键盘列线,被选中的列线呈现低电平，余者为高电平。,选用74LS151(8选一数据选择器)，而不用74LS153(4选一数据选择器)，原因在于前者具有互补输出，而后者只有一种输出方式,上升沿翻转,1,

41、0,1 0 0 1 0,1 0 0 1 0,计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。,本节小结,同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。主要介绍用触发器和门电路设计同步时序逻辑电路的方法。,设计步骤,6.4 时序逻辑电路的

42、设计方法,6.4.1 同步时序逻辑电路的设计方法,1、根据设计要求和给定条件，进行逻辑抽象，得出电路的原始状态转换图或转换表,分析给定的逻辑问题，确定输入变量、输出变量及该电路应包含的状态，并用字母a、b、c或S0、S1、S2 等表示；,分别以上述状态为现态，考察在每一个可能的输入组合作用下，应转入哪个状态及相应的输出；,2、状态化简-如有等价状态则合并之,等价状态在原始状态图中，如有两个或两个以上的状态，在相同的条件下，不仅有相同的输出，而且向同一个状态转换，则这些状态是等价的，可以合并。,原始状态图,简化状态图,例如：S2和S3状态：,3、状态分配（状态编码）,根据电路包含的M个状态，确定

43、触发器的类型和数目N。N个触发器共有2n种状态组合，取 2n-1M2n,其次，要给每个电路状态规定对应的触发器状态组合，每组触发器的状态组合都是一组二值代码，所以，该过程又称状态编码。,4、求出电路的状态方程、激励方程和输出方程。,5、根据得到的方程式画出逻辑图,6、检查设计的电路能否自启动。,例.设计一个带有进位输出端的十三进制计数器.,解：,该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。,十三进制计数器有十三个有效状态，分别用S0、S1、S12表示。,1,建立原始状态图,2,状态化简,状态转换图不需化简。,3,状态分配,231324，因此取触发器位数n=

44、4。对状态进行编码。,4,选触发器，求时钟、输出、状态、驱动方程,电路次态/输出（）的卡诺图,状态方程,若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即Q*=JQ+KQ,找出驱动方程。,比较得到触发器的驱动方程,5,画电路图,6,检查电路能否自启动,该电路能够自启动,例.设计 一个串行数据检测电路，要求输入3 或 3 个以上数据1时输出为 1，否则为 0。,解：,输入数据作输入变量 检测结果作输出变量,设电路没有输入1以前的状态为S0,输入一个1状态为S1，连续输入两个1后的状态为S2，连续输入3个1以后的状态为S3。,画状态转换图,输入X 输出Y 0000000010

45、00110,1,建立原始状态图,2,状态化简,两个状态等价,3,状态分配,S0=00 S1=01 S2=10,卡诺图,4,选触发器，求时钟、输出、状态、驱动方程,M3，应取触发器n=2。选2个JK触发器。,输出方程：,将卡诺图分解,求状态方程和输出方程，并得到驱动方程,5,输出方程：,画电路图,由状态转换图可知该电路能够自启动.,检查电路能否自启动,6,例.设计一个自动售饮料机的逻辑电路，投币口每次只能投入一枚五角或一元的硬币。投入一元五角硬币后机器自动给出一杯饮料。投入两元（两个一元）硬币后，给出一杯饮料的同时找回一枚五角硬币。,取投币信号为输入，给出饮料和找零为输出，投入一枚一元硬币用A=

46、1表示，未投入时A=0，投入一枚五角硬币用B=1表示，未投入时B=0，给出饮料时 Y=1，不给时 Y=0，找回一枚五角硬币时Z=1，不找时 Z=0。,解：,00、01、10为AB的可能取值，工作中不会出现AB=11的情况，11可作为约束项。,S0未投币前的状态。S1投入五角硬币后的状态。S2投入一元硬币（一枚一元或两枚五角）后的状态。再投入五角硬币后返回S0，Y=1，Z=0。再投入一元硬币后返回S0，Y=1，Z=1。,电路的状态数为M=3，取触发器的位数 n=2以触发器状态的00、01、10分别代表S0、S1、S2。,选用D触发器,状态方程,驱动方程,输出方程,电路省略，作为练习,分为两类：由

47、组合逻辑电路的竞争冒险所引起。产生的输出脉冲噪声不仅影响整个电路的输出，还可能使存储电路产生误动作。如果存储电路中触发器的输入信号和时钟信号在状态变化时配合不当，也可能导致触发器误动作。,6.4.2 时序逻辑电路中的竞争冒险现象,章小结,时序逻辑电路由触发器和组合逻辑电路组成，时序逻辑电路的输出不仅与输入有关，而且还与电路原来的状态有关。时序逻辑电路的工作状态由触发器存储和表示。,时序逻辑电路按时钟控制方式不同分为同步时序逻辑电路和异步时序逻辑电路。前者所有触发器的时钟输入端 CP 连在一起，在同一个时钟脉冲 CP 作用下，凡具备翻转条件的触发器在同一时刻翻转。后者时钟脉冲 CP 只触发部分触

48、发器，其余触发器由电路内部信号触发，因此，其触发器的翻转不在同一输入时钟脉冲作用下同步进行。,时序逻辑电路分析的关键是求出状态方程和状态转换真值表，然后由此分析时序逻辑电路的功能。,描述时序电路逻辑功能的方法有逻辑图、状态方程、驱动方程、输出方程、状态转换真值表、状态转换图和时序图等。,计数器是快速记录输入脉冲个数的部件。按计数进制分有：二进制计数器、十进制计数器和任意进制计数器；按计数增减分有：加法计数器、减法计数器和加/减计数器；按触发器翻转是否同步分有：同步计数器和异步计数器。计数器除了用于计数外，还常用于分频、定时等。,中规模集成计数器功能完善、使用方便灵活。功能表是其正确使用的依据。

49、利用中规模集成计数器可很方便地构成N 进制(任意进制)计数器。其主要方法为：,(1)用同步置零端或置数端获得 N 进制计数器。这时应根据 SN-1 对应的二进制代码写反馈函数。(2)用异步置零端或置数端获得 N 进制计数器。这时应根据 SN 对应的二进制代码写反馈函数。(3)需要扩大计数器容量时，可将多片集成计数器进行级联。,寄存器主要用以存放数码。移位寄存器不但可存放数码，还能对数码进行移位操作。移位寄存器有单向移位寄存器和双向移位寄存器。集成移位寄存器使用方便、功能全、输入和输出方式灵活，功能表是其正确使用的依据。移位寄存器常用于实现数据的串并行转换，构成环形计数器、扭环计数器和顺序脉冲发

50、生器等。,例.试分析图示的电路,解：该电路是由移存器74LS194和8选1数据选择器组成的Moore型同步时序电路，X为外部输入，Z为外部输出。(1)求激励方程和输出方程。,(2)列态序表。由激励方程可知，S1S0=10，故74LS194进行左移操作。由于状态变化会使SL变化，从而又使状态更新，于是可列出X=0、X=1的态序表,(3)分析功能。该电路为可控序列码发生器，当X=0时产生1001011序列，当X=1时产生1010011序列。,例.设计一个产生1101000101序列码的计数型序列信号发生解：(1)因M=10，故可选用74LS161设计一个模10计数器，并采用OC置数法来实现，有效状