专用集成电路设计基础总复习.ppt

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1、专用集成电路设计基础 复习,董刚西安电子科技大学微电子学院,考试时间和地点,第二章 集成器件物理基础,知识点：2.1 电子 空穴 2.2 本征半导体 非本征半导体 多子 少子飘移电流 扩散电流2.3 空间电荷区 势垒区 耗尽层 PN结的单向导电性 势垒电容 扩散电容 器件模型 模型参数2.4 双极晶体管的结构 直流放大原理 电流集边效应 特征频率 外延晶体管 最高振荡频率 基区串联电阻 晶体管模型 模型参数2.6 MOS晶体管结构 工作原理 非饱和区和饱和区的特点 阈值电压 MOS晶体管与双极晶体管的特点比较 模型和模型参数,本征半导体的共价键结构,束缚电子,在绝对温度T=0K时，所有的价电子

2、都被共价键紧紧束缚在共价键中，不会成为自由电子，因此本征半导体的导电能力很弱，接近绝缘体。,本征半导体化学成分纯净的半导体晶体。制造半导体器件的半导体材料的纯度要达到99.9999999%，常称为“九个9”。,这一现象称为本征激发，也称热激发。,当温度升高或受到光的照射时，束缚电子能量增高，有的电子可以挣脱原子核的束缚，而参与导电，成为自由电子。,自由电子,空穴,自由电子产生的同时，在其原来的共价键中就出现了一个空位，称为空穴。,可见本征激发同时产生电子空穴对。外加能量越高（温度越高），产生的电子空穴对越多。,与本征激发相反的现象复合,在一定温度下，本征激发和复合同时进行，达到动态平衡。电子空

3、穴对的浓度一定。,常温300K时：,电子空穴对,自由电子 带负电荷 电子流,总电流,空穴 带正电荷 空穴流,本征半导体的导电性取决于外加能量：温度变化，导电性变化；光照变化，导电性变化。,导电机制,N型半导体,多余电子,磷原子,硅原子,多数载流子自由电子,少数载流子 空穴,施主离子,自由电子,电子空穴对,在本征半导体中掺入三价杂质元素，如硼、镓等。,空穴,硼原子,硅原子,多数载流子 空穴,少数载流子自由电子,受主离子,空穴,电子空穴对,P型半导体,因多子浓度差,形成内电场,多子的扩散,空间电荷区,阻止多子扩散，促使少子漂移。,PN结合,空间电荷区,多子扩散电流,少子漂移电流,耗尽层,PN结及其

4、单向导电性,1.PN结的形成,动画演示,动态平衡：,扩散电流 漂移电流,总电流0,PN结加正向电压时，具有较大的正向扩散电流，呈现低电阻，PN结导通；PN结加反向电压时，具有很小的反向漂移电流，呈现高电阻，PN结截止。由此可以得出结论：PN结具有单向导电性。,动画演示1,动画演示2,PN结的电容效应,当外加电压发生变化时，耗尽层的宽度要相应地随之改变，即PN结中存储的电荷量要随之变化，就像电容充放电一样。,(1)势垒电容CB,扩散电容CD,当外加正向电压不同时，PN结两侧堆积的少子的数量及浓度梯度也不同，这就相当电容的充放电过程。,电容效应在交流信号作用下才会明显表现出来,极间电容（结电容）,

5、BJT的结构,NPN型,PNP型,符号:,三极管的结构特点:（1）发射区的掺杂浓度集电区掺杂浓度。（2）基区要制造得很薄且浓度很低。,NPN晶体管的电流输运,NPN晶体管的电流转换,双极晶体管直流电流增益,1 发射效率2 基区输运系数3 共基极直流电流增益4 共射极直流电流增益5 提高增益的途径,影响晶体管直流特性的因素,基区宽变效应,随着Vce的增加，cb结耗尽层宽度随之变宽，使晶体管有效基区宽度Wb减小,影响晶体管直流特性的因素,大电流效应（3）,基区横向压降导致的电流集边效应,晶体管的频率特性,双极晶体管交流小信号电流增益,共基极交流小信号电流放大倍数共射极交流小信号电流放大倍数,晶体管

6、的频率特性,晶体管频率特性与晶体管结构参数的关系,提高fT的途径：减小基区宽度；减小发射结和集电结面积；减小基区串连电阻；兼顾功率和频率特性的外延晶体管结构。,晶体管的频率特性,晶体管频率特性与晶体管结构参数的关系,晶体管的频率特性,特征频率与工作电流的关系,在工作电流密度很大的情况下，晶体管内部会出现有效基区宽度扩展效应，使有效汲取宽度变大，基区渡越时间增大，导致特征频率下降。为了描述特征频率随电流增大而下降的现象，在晶体管模型中引入模型参数ITF。,体管的频率特性,最高振荡频率,为了表示晶体管具有功率放大作用的频率极限，使晶体管功率增益下降为1的频率称为最高振荡频率。如果用晶体管组成振荡器

7、，降输出功率群不反馈到输入端，则能维持振荡状态。若频率再高，则振荡难以维持。称之为最高振荡频率。,体管的频率特性,基区串联电阻,基极电流要横向通过很窄的基区通道。呈现一定的基区串连电阻。基区串联电阻上产生横向压降，导致工作电流较大时电流增益的下降。基区串联电阻过大引起最高振荡频率的下降。,体管的频率特性,减小基区串联电阻的方法,将通常采用的单基极的晶体管结构改为双基极结构。增加发射极和基极的长度，同时减少其宽度和间距。提高基区参杂和增大基区宽度。,器件结构,N沟道EMOS管工作原理,MOS管仅依靠一种载流子（多子）导电，故称单极型器件。,三极管中多子、少子同时参与导电，故称双极型器件。,利用半

8、导体表面的电场效应，通过栅源电压VGS的变化，改变感生电荷的多少，从而改变感生沟道的宽窄，控制漏极电流ID。,MOSFET工作原理：,数学模型：,此时MOS管可看成阻值受VGS控制的线性电阻器：,VDS很小MOS管工作在非饱区时，ID与VDS之间呈线性关系：,其中：W、L为沟道的宽度和长度。,COX（=/OX）为单位面积的栅极电容量。,注意：非饱和区相当于三极管的饱和区。,饱和区,特点：,ID只受VGS控制，而与VDS近似无关，表现出类似三极管的正向受控作用。,沟道预夹断后对应的工作区。,考虑到沟道长度调制效应，输出特性曲线随VDS的增加略有上翘。,注意：饱和区（又称有源区）对应三极管的放大区

9、。,数学模型：,若考虑沟道长度调制效应，则ID的修正方程：,工作在饱和区时，MOS管的正向受控作用，服从平方律关系式：,其中：称沟道长度调制系数，其值与l 有关。,通常=(0.005 0.03)V-1,截止区,特点：,相当于MOS管三个电极断开。,沟道未形成时的工作区,条件：,VGS VGS(th),ID=0以下的工作区域。,IG0，ID0,击穿区,VDS增大到一定值时漏衬PN结雪崩击穿 ID剧增。,VDS沟道 l 对于l 较小的MOS管穿通击穿。,第三章 集成电路制造工艺,知识点：3.1 平面工艺的基本概念 掺杂 补偿 平面工艺的NPN的工艺流程 PN结隔离的双极IC工艺流程 两者的区别 3

10、.2 选择性掺杂 氧化工艺的作用3.3 扩散工艺的作用 方块电阻 结深 3.4 离子注入的特点3.5 特征尺寸 3.7 外延生长在双极晶体管实现中的作用3.8 金属化互连系统 3.10 PN结隔离 介质隔离 MOS中场区寄生晶体管效应 3.12 CMOS集成电路的定义工艺 1 N阱生成（N阱氧化、N阱光刻、N阱掺杂）2 有源区确定和场氧氧化（淀积氮化硅、场氧光刻、场氧氧化）3 栅氧和硅栅的生成（栅氧生成、多晶硅淀积、多晶硅光刻）4 生成,平面工艺的基本原理,集成电路技术的核心 由于半导体器件和集成电路是由不同的N型和P型区域组合构成 的，因此,以掺杂为手段，通过补偿作用形成不同类型半导体区 域

11、，是制造半导体器件的基础。而选择性掺杂则是集成电路制 造技术的核心。下面是一个NPN晶体管剖面结构示意图。,基本NPN晶体管工艺流程和版图,1.实现选择性掺杂的三道基本工序2.晶体管管芯制备的工艺流程3.晶体管版图,基本NPN晶体管工艺流程和版图,1.实现选择性掺杂的三道基本工序(1)氧化 Si+O2=SiO2,基本NPN晶体管工艺流程和版图,1.实现选择性掺杂的三道基本工序(2)光刻：与常规的洗像原理相同。,基本NPN晶体管工艺流程和版图,1.实现选择性掺杂的三道基本工序(3)扩散掺杂：扩散是一种常见的自然现象。在IC生产中，扩散的同时进行氧化。,基本NPN晶体管工艺流程和版图,晶体管管芯制

12、备的工艺流程,PN结隔离工艺流程,衬底硅片(P型)外延生长N型硅 隔离氧化 隔离光刻 隔离扩散,PN结隔离双极IC工艺基本流程,PN结隔离双极IC工艺基本流程,PN结隔离双极IC工艺基本流程 衬底材料(P型硅)埋层氧化埋层光刻埋层掺杂(Sb)-外延(N型硅)-隔离氧化隔离光刻隔离掺杂(B)基区氧化基区光刻基区掺杂(B)和发射区氧化 发射区光刻发射区掺杂(P)和氧化 引线孔光刻淀积金属化层 反刻金属互连线合金化 后工序结论：PN结隔离双极IC基本工艺包括6次光刻，因此 版图中包括6个层次。,CMOS 反相器,p+,p+,p+,n,n+,n+,n+,p-type 衬底,氧化工艺,SiO2在集成电路

13、中的作用：*对杂质扩散的掩蔽作用：可以实现选择性掺杂（平面工艺的最核心内容）；SiO2需要一定厚度。*作为栅氧化层：厚度越来越小，几百。*作为钝化层：避免后工序可能带来的杂质沾污；减弱环境气氛对器件的影响。*作为互连层之间的绝缘介质：电阻率高达1016欧姆厘米*作为IC中电容的介质,氧化工艺,SiO2生长方法之热氧化：原理：若氧化物质为O2：SiO2SiO2 若氧化物质为水汽：Si2H2OSiO22H2 氧气氧化：干氧：氧气与Si在高温下(例如10001200)直接反应；结构致密，干燥，生长速度慢。湿氧：氧气经过已加热到95的高纯水，和水汽一起在高温 下与硅反应；质量略差，生长速度快。真正工艺

14、：干氧湿氧干氧,光刻工艺,光刻工艺的特征尺寸反映了光刻水平的高低，同时也是集成电路生产线水平的重要标志。通常直接用特征尺寸表征生产线的工艺水平。在设计集成电路版图时，必须考虑光刻工艺能刻蚀出的最细线条尺寸以及不同层次图形之间的套刻精度。“光刻”的基本原理是利用光敏的抗蚀涂层发生光化学反应，结合刻蚀方法在各种薄膜上(如SiO2等绝缘膜和各种金属膜)制备出合乎要求的图形，以实现选择掺杂、形成金属电极和布线或表面钝化的目的。,扩散工艺,扩散原理：由于热运动，任何物质都有一种从浓度高处向浓度低处运动，使其趋于均匀分布的趋势。杂质分布(a)恒定表面源扩散：扩散过程中半导体晶片始终暴露在具有恒定而均匀的杂

15、质源气氛中，使材料表面处杂质浓度恒定，不随时间变化。(b)有限表面源扩散：扩散前样片表面已有一薄层掺入了一定数量的杂质原子，即在整个扩散过程中硅内杂质总数保持不变。特点：在表面处杂质浓度最高，而且杂质浓度随着与表面距离的增加不断减小。结深 若样品中原来掺有另一种导电类型的杂质，浓度为N0，则在N(x,t)=N0处即为PN结的结深xj。若增加扩散时间，杂质不断向样品内部推移，结深xj也随之增加。若增加扩散温度，则扩散过程加快，结深xj也随之增加。,离子注入工艺,离子注入技术的特点：将杂质元素的原子经离化后变成带电的杂质离子，使其在强电场下加速，获得较高的能量(一般为几万到几十万电子伏特)后直接轰

16、击到半导体基片中(称为靶片)，再经过退火，使杂质激活，在半导体片内形成一定的杂质分布。特点：可以在较低温度下(400)进行，避免了高温处理。(b)通过控制注入时的电学条件(电流、电压)可精确控制浓度和结深，更好地实现对杂质分布形状的控制。而且杂质浓度不受材料固溶度的限制。(c)可选出单一种元素进行注入，避免混入其他杂质。(d)可在较大面积上形成薄而均匀的掺杂层。同一晶片上杂质不均匀性优于1，且横向掺杂比热扩散小得多。(e)控制离子束的扫描区域，可实现选择注入并进而发展为一种无掩膜掺杂技术。,金属层淀积工艺,真空蒸发方法 在高真空中使金属原子获得足够能量，脱离金属表面束缚成为蒸汽原子，在其飞行途

17、中遇到基片就淀积在基片表面形成金属薄膜。电子束蒸发由加热灯丝产生的电子束通过电磁场，在电场加速下具有足够高能量的电子束由磁场控制偏转运动方向，使其准确打到蒸发源材料中心表面上。高速电子与蒸发源表面碰撞时放出能量使蒸发源材料熔融蒸发。此法主要优点是淀积膜纯度高，钠离子污染少。溅射技术 在真空中充入一定的惰性气体，在高压电场作用下由于气体放电形成离子，受强电场加速轰击靶源材料使靶源材料的原子逸出，高速溅射到硅片上淀积成需要的薄膜。用溅射方法能形成合金和难熔金属薄层。,第三章 集成电路制造工艺,知识点：4 生成PMOS晶体管（PMOS的漏源光刻、PMOS的漏源掺杂）5 生成NMOS晶体管（NMOS的

18、漏源光刻、NMOS的漏源掺杂）6 接触孔（氧化、引线孔光刻）7 互连生成（金属层淀积、互连光刻）8 钝化 9 后工序,第四章 集成电路设计,知识点：4.1 MOS电容器结构和版图 PN结电容结构和版图 扩散电阻 4.2 设计规则 微米设计规则 最小尺寸晶体管 横向PNP晶体管 纵向PNP晶体管 二级管版图（基于双极实现）双极集成电路的版图 4.3 CMOS集成电路的版图,双极IC中的基本元器件NPN,双极IC的工艺流程是按照构成NPN晶体管设计的。在构造NPN晶体管的同时，生成IC中的其他元器件。下面是一种典型的NPN晶体管结构。,双极IC中的有源器件NPN,其他NPN晶体管结构,双极IC中的

19、有源器件NPN,横向PNP晶体管,双极IC中的有源器件NPN,纵向PNP晶体管(注意：其集电区即为衬底材料，与隔离墙相连),双极IC中有源器件二极管,二极管 可以采用NPN晶体管的不同接法构成二极管。例如：(1)用BC结，发射极开路；(2)用EB结，集电极开路；(3)用EB结，BC短路；(4)用BC结，EB短路；(5)用BC结，CE短路；(6)单独BC结(无发射区掺杂)。不同接法构成的二极管，其击穿电压、结电容等电参数各不相同。,双极IC中的无源器件,电容：MOS、PN结、薄膜电感：螺旋线电阻：扩散电阻：热扩散、离子注入 沟道电阻：扩散沟道、外延沟道 外延层电阻 薄膜电阻,双极IC中无源器件电

20、容,电容：可以采用两种结构类型。MOS结构 PN结电容结构(Metal-Oxide-Semiconductor),双极IC中的无源器件电阻,2.电阻：RRsL/W Rs称为方块电阻，可以由工艺控制。,双极IC中的无源器件电阻,双极IC中的无源器件电阻,双极IC版图设计步骤,1电路设计电路模拟2对单个元器件的要求3单个元器件版图设计（设计规则）划分隔离岛4版图布局布线5版图验证,2阶段：单个元器件版图设计,一 电阻 1 根据阻值大小选择采用的掺杂层次，确定方块电阻。2 确定电阻的长宽比。3 电阻条的宽度的确定。特点：可利用不同区的不同方块电阻设计要求的电阻；精度差（20-50），采用激光修正或金

21、属膜电阻来实现；配对性好1,2阶段：单个元器件版图设计,二 电容 1 根据要求选择采用的电容结构。2 确定电容面积。对MOS电容，确定氧化层上方的金属面积 对PN结电容，确定PN结的版图面积。注意：版图面积只对应底部PN结面积，还应考虑侧墙，包括横向扩散影响的结电容。,2阶段：单个元器件版图设计,三 晶体管 1双极晶体管的寄生参数,2阶段：单个元器件版图设计,设计规则(b)设计规则：根据IC工艺水平，给版图设计中各种几何图形尺寸提出的必需遵循的规定，一般用套刻尺寸、允许的最小条宽、间距、引线孔尺寸等表示(显然，其单位应该是尺寸单位)。每一条IC生产线都有与其工艺水平对应的一套设计规则要求。(c

22、)设计规则：为了使同一个版图设计适用于不同水平的工艺生产线，在IC版图设计中采用为单位表示版图设计中的尺寸，同时用为单位表示设计规则，称之为设计规则。例如，要求套刻尺寸为1、最小条宽为2 等等。代表了加工该IC的生产线的工艺水平。例如，0.25微米工艺生产线表示其0.25微米，3微米工艺生产线表示其3微米。,2阶段：单个元器件版图设计,设计规则 5m,2阶段：单个元器件版图设计,微米设计规则：以微米为尺度表示的版图最小允许值的大小。,4阶段：版图布局布线,基本原则布局 大电流器件尽量安排在芯片中央，对称位置，使温度分布尽量均匀。要求对称的元器件如差分对管，应该尺寸、形状、走向相同。精度高的电阻

23、，断头应取两非对称方向，对称方向套刻误差最大。,4阶段：版图布局布线,基本原则布局 输出、输入应尽量相距近些。有利于走线成功。基本原则隔离岛“C区”相连的元器件可以放在一个隔离岛，不相连的不允许在一个岛中。电阻可以在一个或几个岛。隔离墙置最低电位（PN结隔离）。,4阶段：版图布局布线,基本原则隔离岛 电阻所在岛接最高电位。注意埋层图形的应用，同时岛上引线孔处加N掺杂。基本原则互连 互连线尽量简单、短。尽量布线在厚氧化层平坦部分。电源、地线等宽些，引线孔应大些，甚至采用一排孔。,4阶段：版图布局布线,基本原则互连 压焊点大小、顺序必须按规定。BC之间可以走线，EB之间不允许走线。走线可横跨电阻。

24、磷桥的应用。,CMOS集成电路设计,CMOS集成电路的优点 CMOS集成电路的版图及设计规则 CMOS集成电路设计步骤,CMOS电路的优点,功耗低 CMOS集成电路采用互补结构的MOS管，工作时一个导通，另一个截至，电路的静态功耗几乎为0。,CMOS电路的优点,逻辑摆幅大 CMOS集成电路的逻辑高电平“1”接近于电源高电位VDD。CMOS集成电路的逻辑低电平“0”接近于电源低电位VSS。,CMOS电路的优点,抗干扰能力强 CMOS集成电路的电压噪声容限的典型值为电源电压的45，保证值为电源电压的30。,CMOS电路的优点,输入阻抗高 CMOS集成电路的输入端一般由保护二级管和串连电阻构成的保护

25、网络，等效输入阻抗103-1011欧姆。,CMOS电路的优点,扇出能力强 扇出能力是用电路输出端所能带动的输入端数来表示的。一般可以驱动50个输入端。,CMOS电路的优点,温度稳定性好 CMOS集成电路功耗很低，内部发热量少。线路结构和电气参数都具有对称性，在温度发生变化时，某些参数能起到自动补偿作用。,CMOS电路的优点,抗辐射能力强 CMOS集成电路中的MOS晶体管，属于多数载流子导电器件，各种射线、辐照对其导电性的影响有限。适用于制作航天及核试验设备。,CMOS电路的优点,可控性好 CMOS集成电路的输出波形的上升时间和下降时间可以控制，其输出的上升时间和下降时间的典型值为电路传输延迟时

26、间的125140%。,一个简单的例子,Vdd,Gnd,out,in,版图,P-substrate,N-阱,N管 源漏区,N,P管 源漏区,P,P,N,N,N-阱,P,FOX,Si3N4,剖面图,N,ploy,metal1,contact,P-implant,N-implant,版图分层处理方法,版图的层,N-well,active,P+implant,N+implant,poly1,metal1,contact,via,metal2,CMOS集成电路设计实例,CMOS集成电路设计实例,CMOS集成电路设计实例,第五章 微电子系统设计,知识点：5.2 CMOS电路的优点 5.4 全定制设计 半定

27、制设计 门阵列设计方法 标准单元设计方法 FPGA,微电子系统设计,ASIC设计方法(1)ASIC设计方法分类(a)全定制设计(Full-custom)：全手工设计各层次版图。(b)半定制设计(Semicustom)：半自动、自动版图设计。标准单元方法(Standard Cell)：设计各层次版图。积木块方法(Building Block)：设计各层次版图。门阵列方法(Gate Array)：设计部分层次版图。(c)硅编译器(Silicon Compiler)：由系统描述直接自动生成版图。,微电子系统设计,ASIC设计方法(2)全定制设计(a)基本含义：针对设计任务，采用人机交互版图图形编辑系

28、统，由版图设计人员设计版图中各个器件和互连线。(b)优点：针对每个器件进行图形优化设计，可以得到最佳的性能和最小的芯片尺寸。(c)缺点：设计效率低，平均每人每天绘制10个左右器件图形。(d)应用范围：只适用于规模较小的电路，或者对常用的单元电路采用此方法进行优化设计，再用标准单元或者积木块方法完成版图设计。注意：对模拟IC，基本采用全定制设计方法。,微电子系统设计,ASIC设计方法(3)标准单元设计方法(a)标准单元的特点：单元内部的每个器件结构均经过精心优化设计；单元版图经过设计规则检查和电学性能验证；每个单元版图均等高；每个单元的“电源”和“地线”位置均对齐；每个单元的输入输出均位于单元的

29、上下两端。,微电子系统设计,ASIC设计方法(3)标准单元设计方法(b)人工设计方法：根据电路 设计，将所需单元从单元 库中调出，将其排列成若 干行，行间留有布线通道，然后将各单元连接起来，同时将相应的输入/输出单 元和键合块相连接,完成版 图设计。,微电子系统设计,ASIC设计方法(3)标准单元设计方法(c)自动设计方法：设计人员只需输入逻辑/电路图连接网表，以及键合区排列顺序，标准单元法自动布图软件将自动调出所需单元、输入/输出电路以及键合块，同时进行自动布局布线，完成版图设计。(d)特点：虽然每个被调用的单元都是预先设计好的，但是各层图形都有需要设计的内容，因此对每一种电路，均需要设计一

30、套完整的版图。,微电子系统设计,ASIC设计方法(4)积木块方法(Building Block)：积木块方法与标准单元法设计思路和步骤基本相同，主要区别在于对“单元”要求的不同。积木快方法中采用的单元不要求等高，每个单元都可以在没有人为限制条件下根据电路特性要求，单独进行版图设计，获得最佳的性能。因此这种单元又称为“一般单元”(General Cell)。显然，这种版图设计方法与通常的PCB设计非常类似。采用积木块方法时，可以采用手工设计、半自动设计或自动设计。由于单元不规则，因此没有统一的布线通道，端口位置也不规则，实现自动布局布线的难度较大。,微电子系统设计,ASIC设计方法(5)门阵列设

31、计方法(a)门阵列的结构：门阵列是由完全相同的门单元组成的。每个门单元内包括的是一些未完全相连的元器件。但是通过不同的连接关系，可以使不同单元起不同的逻辑门功能。根据电路结构，将不同逻辑门之间连接起来就实现电路要求。(b)设计方法：实际上微电路生产厂家预先已在芯片上生成了由若干门组成的阵列(一般为几十万门)，即完成了除连线以外的所有的芯片加工工艺，这种芯片称为母片。设计时只需针对电路结构，设计与引线孔和互连线相关的版图，用于对半成品芯片进行最后加工，得到要求的ASIC产品。,门阵列版图设计方法示意图(只需要设计引线孔和互连线层次版图),门阵列版图设计方法示意图(只需要设计引线孔和互连线层次版图

32、),微电子系统设计,ASIC设计方法(5)门阵列设计方法(c)设计特点：显然，从设计到得到最终产品所需的周期大大缩短，减少了设计和加工成本。但是，门阵列中的“门”利用率一般很低，芯片面积较大，只适用于批量不大的ASIC设计。说明：对于只作为试验用的ASIC，要求的数量很少，可以采用“FPGA”(Field-Programmable Gate Array)设计方法。FPGA是一种已封装好的“门阵列”半成品(通常包括若干种基本“门”单元)，根据电路连接网表，控制其中的连接关系，就可以得到所需的ASIC产品。显然，这是一种很特殊的ASIC设计方法不需要设计“版图”。,可编程I/O单元,可编程基本逻辑单元,可编程互连线,FPGA和Complex PLD设计示意图,说明：不需要设计版图图形，根据连接网表控制各种“可编程”，直接得到ASIC成品。,考试取得好成绩,