集成电路设计基础.ppt

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1、集成电路设计基础,王志功东南大学 无线电系2004年,2,第六章 MOS 场效应管的特性,6.1 MOS场效应管 6.2 MOS管的阈值电压6.3 影响VT值的四大因素 6.4 体效应6.5 MOSFET的温度特性 6.6 MOSFET的噪声6.7 MOSFET尺寸按比例缩小6.8 MOS器件的二阶效应,3,6.1 MOS场效应管6.1.1 MOS的基本结构,两个PN结：1）N型漏极与P型衬底；2）N型源极与P型衬底。同双极型晶体管中的PN 结 一样，在结周围由于载流 子的扩散、漂移达到动态平 衡，而产生了耗尽层。一个电容器结构：栅极与栅极下面的区域形成一个电容器，是MOS管的核心。,图 6.

2、1,4,MOSFET的三个基本几何参数,栅长:L栅宽:W氧化层厚度:tox,5,MOSFET的三个基本几何参数,Lmin、Wmin和 tox 由工艺确定Lmin：MOS工艺的特征尺寸(feature size)决定MOSFET的速度和功耗等众多特性L和W由设计者选定通常选取L=Lmin，由此，设计者只需选取WW影响MOSFET的速度，决定电路驱动能力和功耗,6,MOSFET的伏安特性:电容结构,当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。当栅极上的正电压不断升高时，P型区内

3、的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为，Q=CVge式中Vge是栅极有效控制电压。,7,非饱和时，在漏源电压Vds作用下，这些电荷Q将在时间内通过沟道，因此有,MOS的伏安特性电荷在沟道中的渡越时间,为载流子速度，Eds=Vds/L为漏到源方向电场强度，Vds为漏到源电压。为载流子迁移率：n=650 cm2/(V.s)电子迁移率(nMOS)p=240 cm2/(V.s)空穴迁移率(pMOS),8,MOSFET的伏安特性方

4、程推导,非饱和情况下，通过MOS管漏源间的电流Ids为：,=.0 栅极-沟道间氧化层介电常数,=4.5,0=0.88541851.10-11 C.V-1.m-1,9,MOS的伏安特性方程分析,非饱和情况下，Vds固定时，Ids是Vgs的线性函数：,10,MOS的伏安特性方程分析,当Vgs固定时，Ids(Vds)由线性项和平方项组成：,11,当Vgs-VT=Vds时，满足:Ids达到最大值Idsmax，其值为Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT-Vds=Vgs-Vds-VT=Vgd-VT=0感应电荷为0，沟道夹断，电流不会再增大，因而，这个Idsmax就是饱和

5、电流。,MOS的伏安特性漏极饱和电流,12,MOSFET特性曲线,在非饱和区 线性工作区在饱和区(Ids 与 Vds无关).MOSFET是平方律器件!,13,6.1.2 MOSFET电容的组成,MOS电容是一个相当复杂的电容，有多层介质：首先，在栅极电极下面有一层SiO2介质。SiO2下面是P型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。MOS电容还与外加电压有关。1）当Vgs0时，栅极上的负电荷吸引了P型衬底中的多数载流子空穴，使它们聚集在Si表面上。这些正电荷在数量上与栅极上的负电荷相等，于是在Si表面和栅极之间，形成了平板电容器，其容量为，通常，ox=3.98

6、.85410-4 F/cm2；A是面积，单位是cm2；tox是厚度，单位是cm。,14,MOS电容SiO2和耗尽层介质电容,2）当Vgs0时，栅极上的正电荷排斥了Si中的空穴，在栅极下面的Si表面上，形成了一个耗尽区。耗尽区中没有可以自由活动的载流子，只有空穴被赶走后剩下的固定的负电荷。这些束缚电荷是分布在厚度为Xp的整个耗尽区内，而栅极上的正电荷则集中在栅极表面。这说明了MOS电容器可以看成两个电容器的串联。以SiO2为介质的电容器Cox以耗尽层为介质的电容器CSi 总电容C为:比原来的Cox要小些。,15,MOS电容束缚电荷层厚度,耗尽层电容的计算方法同PN结的耗尽层电容的计算方法相同:利

7、用泊松公式式中NA是P型衬底中的掺杂浓度，将上式积分得耗尽区上的电位差：从而得出束缚电荷层厚度,16,MOS电容 耗尽层电容,这时，在耗尽层中束缚电荷的总量为，它是耗尽层两侧电位差的函数，因此，耗尽层电容为，是一个非线性电容，随电位差的增大而减小。,17,MOS电容耗尽层电容特性,随着Vgs的增大，排斥掉更多的空穴，耗尽层厚度Xp增大，耗尽层上的电压降就增大，因而耗尽层电容CSi就减小。耗尽层上的电压降的增大，实际上就意味着Si表面电位势垒的下降，意味着Si表面能级的下降。一旦Si表面能级下降到P型衬底的费米能级，Si表面的半导体呈中性。这时，在Si表面，电子浓度与空穴浓度相等，成为本征半导体

8、。,18,MOS电容耗尽层电容特性(续),3）若Vgs再增大，排斥掉更多的空穴，吸引了更多的电子，使得Si表面电位下降，能级下降，达到低于P型衬底的费米能级。这时，Si表面的电子浓度超过了空穴的浓度，半导体呈N型，这就是反型层。不过，它只是一种弱反型层。因为这时电子的浓度还低于原来空穴的浓度。随着反型层的形成，来自栅极正电荷发出的电力线，已部分地落在这些电子上，耗尽层厚度的增加就减慢了，相应的MOS电容CSi的减小也减慢了。,19,4）当Vgs增加，达到VT值，Si表面电位的下降，能级下降已达到P型衬底的费米能级与本征半导体能级差的二倍。它不仅抵消了空穴，成为本征半导体，而且在形成的反型层中，

9、电子浓度已达到原先的空穴浓度这样的反型层就是强反型层。显然，耗尽层厚度不再增加，CSi也不再减小。这样，就达到最小值Cmin。最小的CSi是由最大的耗尽层厚度Xpmax计算出来的。,MOS电容耗尽层电容特性(续),20,MOS电容凹谷特性,5）当Vgs继续增大，反型层中电子的浓度增加，来自栅极正电荷的电力线，部分落在这些电子上，落在耗尽层束缚电子上的电力线数目就有所减少。情况很复杂，但是，人们相信，耗尽层电容将增大，两个电容串联后，C将增加。当Vgs足够大时，反型层中的电子浓度已大到能起到屏蔽作用，全部的电力线落在电子上。这时，反型层中的电子将成为一种镜面反射，感应全部负电荷，于是，C=Cox

10、。电容曲线出现了凹谷形。必须指出，上述讨论未考虑到反型层中的电子是哪里来的。若该MOS电容是一个孤立的电容，这些电子只能依靠共价键的分解来提供，它是一个慢过程，ms级。,21,MOS电容测量,若测量电容的方法是逐点测量法一种慢进程，那么将测量到这种凹谷曲线。,图 6.2,22,MOS电容凹谷特性测量,若测量电容采用高频方法，譬如，扫频方法，电压变化很快。共价键就来不及瓦解，反型层就无法及时形成，于是，电容曲线就回到Cox值。然而，在大部分场合，MOS电容与n+区接在一起，有大量的电子来源，反型层可以很快形成，故不论测量频率多高，电压变化多快，电容曲线都呈凹谷形。,23,6.1.3 MOS电容的

11、计算,MOS电容C仅仅是栅极对衬底的电容，不是外电路中可以观察的电容Cg，Cs 和Cd。MOS电容C对Cg，Cd有所贡献。在源极和衬底之间有结电容Csb，在漏极和衬底之间也有结电容Cdb。另外，源极耗尽区、漏极耗尽区都渗进到栅极下面的区域。又，栅极与漏极扩散区，栅极与源极扩散区都存在着某些交迭，故客观上存在着Cgs和Cgd。当然，引出线之间还有杂散电容，可以计入Cgs和Cgd。,图 6.3,24,Cg、Cd的值还与所加的电压有关:1）若VgsVT，沟道建立，MOS管导通。MOS电容是变化的，呈凹谷状，从Cox下降到最低点，又回到Cox。这时，MOS电容C对Cg，Cd都有贡献，它们的分配取决于M

12、OS管的工作状态。,MOS电容的计算,25,MOS电容的计算,若处于非饱和状态，则按1/3与2/3分配，即Cg=Cgs+2/3CCd=Cdb+1/3C 那是因为在非饱和状态下，与栅极电荷成比例的沟道电流为由Vgs和Vds的系数可知栅极电压Vgs对栅极电荷的影响力，与漏极电压Vds对栅极电荷的影响力为2:1的关系，故贡献将分别为 2/3与1/3。,26,MOS电容的计算(续),若处于饱和状态，则表明沟道电荷已与Vds无关，沟道已夹断。那么，Cg=Cgs+2/3 C，Cd=Cdb+0在饱和状态下，沟道长度受到Vds的调制，,27,MOS电容的计算(续),当Vds增加时，L增大，Ids增加，那是因为

13、载流子速度增加了，它与C的分配无关。然而，L的增大是由于漏极耗尽层宽度有所增加，增大了结电容。故，Cg=Cgs+2/3C Cd=Cdb+0+Cdb,28,深亚微米CMOS IC工艺的寄生电容(数据),Cap.N+Act.P+Act.PolyM1M2M3UnitsArea(sub.)5269378325108aF/um2Area(poly)541811aF/um2Area(M1)46 17aF/um2Area(M2)49aF/um2Area(N+act.)3599aF/um2Area(P+act.)3415aF/um2Fringe(sub.)249261aF/um,29,深亚微米CMOS IC工

14、艺的寄生电容(图示),Cross view of parasitic capacitor of TSMC_0.35um CMOS technology,30,6.2 MOSFET的阈值电压VT,阈值电压是MOS器件的一个重要参数。按MOS沟道随栅压正向和负向增加而形成或消失的机理，存在着两种类型的MOS器件：耗尽型(Depletion)：沟道在Vgs=0时已经存在。当Vgs“负”到一定程度时截止。一般情况，这类器件用作负载。增强型(Enhancement)：在正常情况下它是截止的，只有当Vgs“正”到一定程度，才会导通，故用作开关。,31,VT的组成,概念上讲,VT就是将栅极下面的Si表面从P

15、型Si变为N型Si所必要的电压。它由两个分量组成,即:VT=Us+VoxUs:Si表面电位;Vox:SiO2层上的 压降。,图 6.5,32,Us 的计算,将栅极下面的Si表面从P/N型Si变为N/P型Si所必要的电压Us 与衬底浓度Na有关。在半导体理论中，P型半导体的费米能级是靠近满带的，而N型半导体的费米能级则是靠近导带的。要想把P型变为N型，外加电压必须补偿这两个费米能级之差。所以有:,图 6.4,33,Vox的计算,Vox根据右图从金属到氧化物到Si衬底Xm处的电场分布曲线导出:,34,VT的理想计算公式,35,6.3 影响VT值的四大因素,1.材料的功函数之差 当金属电极同Si晶片

16、接触时，ms=m-s 对于AlSi(p)接触，ms=(-0.7)(-1.5)2.SiO2层中可移动的正离子 主要是Na+离子的影响,使阈值电压降低3.氧化层中固定电荷 固定正电荷QF使阈值电压降低4.界面势阱 Si与其它材料界面上，硅晶格突然终止有电子被挂起，形成挂键,导致界面势阱.,36,MOSFET的VT值的完整表达式,形成反型层所必要的电压 SiO2层上的电压降栅极材料与衬底材料之间的功函数之差 SiO2层中可移动的正离子效应氧化层中固定电荷的影响，界面势垒的影响,37,6.4 MOSFET的体效应,前面的推导都假设源极和衬底都接地，认为Vgs是加在栅极与衬底之间的。实际上，在许多场合，

17、源极与衬底并不连接在一起。通常，衬底是接地的，但源极未必接地,源极不接地时对VT值的影响称为体效应(Body Effect)。,图 6.12,38,体效应:衬底不接地对VT0的影响,假设NMOS器件的源极接地,衬底不接地，加了一个负偏压，Vgs0，漏极加电压Vds0将MOS器件的VT值分成两部分，VT=VT0+Vg 式中VT0是基本阈值电压,Vg是四大因素影响之总和。衬底不接地对VT0的影响是Si中的耗尽层电荷Qd。本来，电荷值Qd等于,39,体效应：衬底不接地对VT0的影响,对于Vbs0，Vds0后，栅极下面的Si中耗尽层所对应的电位是式中kx是变化的，近源端kx=0，近漏端kx=1，平均计

18、算，kx=1/2。这样，则栅极下面Si表面源端、中部和漏端的耗尽层对应的电位为源端中部漏端,40,体效应:衬底不接地对VT0的影响(续),定义:VT的基本部分变为:体效应还影响到界面势阱项,41,6.5 MOSFET的温度特性,MOSFET的温度特性主要来源于沟道中载流子的迁移率 和阈值电压VT随温度的变化。载流子的迁移率随温度变化的基本特征是：T 由于所以，T gm阈值电压VT的绝对值同样是随温度的升高而减小：T VTVT(T)(2 4)mV/CVT的变化与衬底的杂质浓度Ni和氧化层的厚 度tox有关：(Ni,tox)VT(T),42,6.6 MOSFET的噪声,MOSFET的噪声来源主要由

19、两部分：热噪声(thermal noise)闪烁噪声(flicker noise，1/f-noise),43,MOSFET的噪声(续),热噪声是由沟道内载流子的无规则热运动造成 的，通过沟道电阻生成热噪声电压 veg(T，t)，其等效电压值可近似表达为 Df为所研究的频带宽度,T是绝对温度.设MOS模拟电路工作在饱和区,gm可写为所以，结论：增加MOS的栅宽和偏置电流，可减小器件的热噪声。,44,闪烁噪声(flicker noise，1/f-noise)的形成机理：沟道处SiO2与Si界面上电子的充放电而引起。闪烁噪声的等效电压值可表达为K2是一个系数，典型值为31024V2F/Hz。因为1，

20、所以闪烁噪声被称之为1/f 噪声。电路设计时，增加栅长W，可降低闪烁噪声。,MOSFET的噪声(续),45,两点重要说明：1.有源器件的噪声特性对于小信号放大器和振荡器等模拟电路的设计是至关重要的；2.所有FET(MOSFET,MESFET等)的1/f 噪声都高出相应的BJT的1/f 噪声约10倍。这一特征在考虑振荡器电路方案时必须要给予重视。,MOSFET的噪声(续),46,6.7 MOSFET尺寸按比例缩小(Scaling-down),47,6.7.1 MOSFET尺寸缩小对器件性能的影响,MOSFET特性：非饱和区 饱和区,48,结论1：L Ids tox Ids L+tox Ids 减

21、小L和tox引起MOSFET的电流控制能力提高结论2：W Ids P 减小W引起MOSFET的电流控制能力和输出功率减小结论3：(L+tox+W)Ids=C AMOS 同时减小L，tox和W，可保持Ids不变，但导致 器件占用面积减小，电路集成度提高。总结论：缩小MOSFET尺寸是VLSI发展的总趋势！,6.7.1 MOSFET尺寸缩小对器件性能的影响,49,减小L引起的问题：LVds=C(Ech，Vdsmax)即在VdsVdsmax=VDD不变的情况下，减小L将导致击穿电压降低。解决方案：减小L的同时降低电源电压VDD。降低电源电压的关键：降低开启电压VT,6.7.1 MOSFET尺寸缩小对

22、器件性能的影响,图 6.14,50,栅长、阈值电压、与电源电压,L(m)1020.50.350.18VT(V)7-9 410.60.4VDD(V)201253.31.8,51,6.7.2 VT的功能与降低VT的措施VT的功能：1)在栅极下面的Si区域中形成反型层；2)克服 SiO2介质上的压降。降低VT的措施：1)降低衬底中的杂质浓度，采用高电阻率的衬底;2)减小SiO2介质的厚度 tox。(两项措施都是工艺方面的问题),52,MOSFET的跨导gm和输出电导gds,根据MOSFET的跨导 gm的定义为：MOSFET I-V特性求得：MOSFET的优值:L0,53,6.7.4 MOSFET的动

23、态特性和尺寸缩小的影响,MOSFET电路等效于一个含有受控源Ids的RC网络。Ids：Ids(Vgs)R：Ids(Vds)，Rmetal，Rpoly-Si，RdiffC：Cgs，Cgd，Cds，Cgb，Csb，Cdb，Cmm，CmbCg=Cgs+Cgd+Cgb,关键电容值,54,MOSFET的动态特性，亦即速度，取决于RC网络的充放电的快慢，进而取决于电流源Ids的驱动能力，跨导的大小，RC时间常数的大小，充放电的电压范围，即电源电压的高低。,MOSFET的动态特性和尺寸缩小的影响,55,MOSFET 的速度可以用单级非门(反相器)的时延 D来表征。Scaling-down(L,W,tox,V

24、DD)对MOSFET 速度的影响：(L，W，tox)Ids D 基本不变,但是 VDD结论：器件尺寸连同VDD同步缩小，器件的速度提高。,MOSFET的动态特性和尺寸缩小的影响,56,6.7.5 MOSFET尺寸按比例缩小的三种方案,1)恒电场(constant electrical field)2)恒电压(constant voltage)3)准恒电压(Quasi-constant voltage),57,Scaling-down的三种方案(续),采用恒电场CE缩减方案,缩减因子为时,各电路指标变化。,58,Scaling-down的三种方案(续),MOSFET特征尺寸按(1)缩减的众多优点

25、：电路密度增加2倍 VLSI,ULSI功耗降低2倍器件时延降低倍 器件速率提高倍线路上的延迟不变优值增加2倍 这就是为什么人们把MOS工艺的特征尺寸做得一小再小，使得MOS电路规模越来越大，MOS电路速率越来越高的重要原因。,59,6.8 MOS器件的二阶效应,随着MOS工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的MOS器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。二阶效应出于两种原因：1)当器件尺寸缩小时，电源电压还得保持为5V，于是，平均电场强度增加了，引起了许多二次效应。2)当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重

26、地影响了它们的特性。下面具体讨论二阶效应在各方面的表现。,60,L和W的变化,在一阶理论的设计方法中，总认为L、W是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的L、W并不是原先版图上所定义的L、W。原因之一在于制造误差，如右图所示；原因之二是L、W定义本身就不确切，不符合实际情况。,图 6.15,61,L和W的变化(续),通常，在IC中各晶体管之间是由场氧化区（field oxide）来隔离的。在版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的SiO2形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生MOS管呢？不会的。因为MOS管的开启电压为，对于IC中的MOS管，

27、SiO2层很薄，Cox较大，VT较小。对于场区，SiO2层很厚，Cox很小，电容上的压降很大，使得这个场区的寄生MOS管的开启电压远远大于电源电压，即VTFVDD。这里寄生的MOS管永远不会打开，不能形成MOS管。,62,另外，人们又在氧化区的下面注入称为场注入区（field implant）的P+区，如下图所示。这样，在氧化区下面衬底的 Na值 较大，也提高了寄生 MOS 管的开启电压。同时，这个注入区也用来控制表面的漏电流。如果没有这个P+注入区，那么，两个MOS管的耗尽区很靠近，漏电增大。由于P+是联在衬底上的，处于最低电位，于是，反向结隔离性能良好，漏电流大大减小。结论:所以，在实际情

28、况中，需要一个很厚的氧化区和一个注入区，给工艺带来了新的问题。,图 6.16,63,L和W的变化(续),通常，先用有源区的mask，在场区外生成一个氮化硅的斑区。然后，再以这个斑区作为implant mask，注入P+区。最后，以这个斑区为掩膜生成氧化区。然而，在氧化过程中，氧气会从斑区的边沿处渗入，造成了氧化区具有鸟嘴形（bird beak）。Bird beak的形状和大小与氧化工艺中的参数有关，但是有一点是肯定的，器件尺寸，有源区的边沿更动了。器件的宽度不再是版图上所画的Wdrawn，而是W，W=Wdrawn2W式中W就是bird beak侵入部分，其大小差不多等于氧化区厚度的数量级。当器

29、件尺寸还不是很小时，这个W影响不大；当器件缩小后，这个W是可观的，它影响了开启电压。,64,L和W的变化(续),另一方面，那个注入区也有影响。由于P+区是先做好的，后来在高温氧化时，这个P+区中的杂质也扩散了，侵入到管子区域，改变了衬底的浓度Na，影响了开启电压。同时，扩散电容也增大了，N+区与P+区的击穿电压降低。另外，栅极长度L不等于原先版图上所绘制的Ldrawn，也减小了，如图所示。Ldrawn是图上绘制的栅极长度。Lfinal是加工完后的实际栅极长度。Lfinal=Ldrawn2Lpoly,图 6.17,65,L和W的变化(续),尺寸缩小的原因是在蚀刻（etching）过程中，多晶硅（

30、Ploy）被腐蚀掉了。另一方面，扩散区又延伸进去了，两边合起来延伸了2Ldiff，故沟道长度仅仅是，L=Ldrawn2Lpoly2Ldiff这2Ldiff是重叠区，也增加了结电容。Cgs=WLdiffCox Cgd=WLdiffCox式中Cox是单位面积电容。,66,6.8.2 迁移率的退化,众所周知，MOS管的电流与迁移率成正比。在设计器件或者计算MOS管参数时，常常假定是常数。而实际上，并不是常数。从器件的外特性来看，至少有三个因素影响值，它们是：温度T，垂直电场Ev，水平电场Eh。1）特征迁移率0 0与制造工艺密切相关。它取决于表面电荷密度，衬底掺杂和晶片趋向。0还与温度T有关，温度升高

31、时，0就降低。如果从25增加到100，0将下降一半。因而，在MOS管正常工作温度范围内，要考虑0是变化的。,67,迁移率的退化（续）,2）迁移率的退化与电场强度 通常，电场强度E增加时，是减小的。然而，电场E有水平分量和垂直分量，因而将随Ev，Eh而退化。通常，可以表示为，=0(T)fv(Vg,Vs,Vd)fh(Vg,Vs,Vd)其中，0(T)是温度的函数，0(T)=kT M于是，在半导体Si内，M=1.5，这是Spice中所用的参数。但在反型层内（NMOS管），M=2，所以，一般认为，M值是处在1.52之间。0的典型值为，N沟道MOS管，0=600cm2/VS；P沟道MOS管，0=250cm

32、2/VS。式中fv是垂直电场的退化函数；fh是水平电场的退化函数。,68,迁移率的退化（续）,通常，fv采用如下公式，式中，Vc是临界电压，Vc=ctox，c是临界电场，c=2105 V/cm。垂直值退化大约为25%50%。水平电场对的影响，比垂直电场大得多。因为水平电场将加速载流子运动。当载流子速度被加速到一个大的数值，水平速度会饱和。一般来讲，N型Si的0远大于P型Si的0。然而，这两种载流子的饱和速度是相同的。对于一个高性能器件来说，载流子是以最高速度，即饱和速度通过沟道的。这时，P沟道管子的性能与N沟道管子差不多相等。这并不是P型器件得到改进，而是N型器件有所退化。,69,迁移率的退化

33、（续）,经过长期研究，已经确定，在电场不强时，N沟道的确实比P沟道的大得多，约2.5倍。但当电场增强时，这个差距就缩小，当电场强到一定程度，N管与P管达到同一饱和速度，得到同一个值。它与掺杂几乎无关。,70,6.8.3 沟道长度调制,简化的MOS原理中，认为饱和后，电流不再增加。事实上，饱和区中，当Vds增加时，Ids仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，L=L式中是漏极区的耗尽区的宽度，如右图所示，且有 其中VdsVDsat是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减

34、小了。,图 6.18,71,6.8.4 短沟道效应引起门限电压变化,迄今，我们对MOS管的分析全是一维的。无论是垂直方向，还是水平方向，都是一维计算的。我们隐含地假定，所有的电场效应都是正交的。然而，这种假定在沟道区的边沿上是不成立的。因为沟道很短，很窄，边沿效应对器件特性有重大影响。（最重要的短沟道效应是VT的减小。）加在栅极上的正电压首先是用来赶走P型衬底中的多数载流子空穴，使栅极下面的区域形成耗尽层，从而降低了Si表面的电位。当这个电位低到P型衬底的费米能级时，半导体出现中性。这时，电子浓度和空穴浓度相等。若再增加栅极电压，就形成反型层。,72,短沟道效应引起门限电压变化(续),栅极感应

35、所生成的耗尽区，与源、漏耗尽区是连接在一起的。显然，有部分区域是重叠的。那里的耗尽区是由栅极感应与扩散平衡共同形成的。差不多一半由感应产生，另一半由扩散形成。这样，栅极电压只要稍加一点，就可以在栅极下面形成耗尽区，如下图所示。QB=QBQL 故门限电压VT必然降低。,图 6.19,73,短沟道效应引起门限电压变化(续),对于长沟道MOS管，影响不大。但是当沟道长度L5后，VT降低是极其明显的，如图所示。,图 6.20,74,6.8.5 狭沟道引起的门限电压VT的变化,如果沟道太窄，即W太小，那么栅极的边缘电场会引起Si衬底中的电离化，产生了附加的耗尽区，因而，增加了门限电压，如图所示。由此可见

36、，这些短沟道、狭沟道效应，对于工艺控制是比较敏感的。,图 6.21,75,6.8.6 第二栅现象,在分析短沟道、狭沟道对门限电压的影响时，是假定了源极、漏极同电位的。如果这两个电位不相同，结果就变得很复杂。如图，假定VdsVgs，漏极发出的电力线就会落到沟道与SiO2的界面上，改变了Si表面的电位分布。这时，漏极象一个不希望的第二栅极，调制了栅极下面的电荷量，使门限电压发生变化。,图 6.22,76,第二栅现象（续）,有人证明，考虑第二栅效应的门限电压为VT=VT Vds式中是静态反馈系数，且有式中Xpmax是沟道下面的耗尽层深度。这种由漏极感应使电位势垒降低，从而减小门限电压的效应，对于短沟

37、道器件，在门限值附近是很严重的。,77,第二栅现象（续）,如果Vds足够的高，Vgs足够的低，第二栅效应还会影响穿透。穿透是指，在漏源之间，不受栅极控制的、一种局部表面电流，是一种漏电流。栅极电位可以使Si表面形成反型层，同样的机理，漏极电压降低了沟道下面的电位势垒，只要当这个势垒足够低，电流就会流过这条通路。这是一种从背面来形成反型层的沟道，使得器件对穿透更为敏感。显然，这个范畴基本上是属于两维的，很难获得穿透电压VPT的计算公式。,78,第二栅现象（续）,当栅极电压较低时，穿透更严重。器件的沟道越短，穿透越严重。通常，穿透电压是沟道长度的线性函数，如图所示。穿透电压VPT的测量，是以漏电流

38、1A为准，栅极电压为0。为了区分是短沟道原因，还是狭沟道原因，W取100。可见，沟道越短，穿透电压越低，器件漏电越严重。,图 6.23,79,第二栅现象（续）,在MOS器件中，为了克服这种缺点，采取以下办法：L不要取太短。减小SiO2层厚度，因为tox减小后，加强了电容性耦合，使得Si表面电位接近于栅极。那么，这种由于Vds引起的第二栅效应，从背面形成反型层的可能性就会降低。,80,第二栅现象（续）,由于SiO2厚度已经减小，但源、漏极的PN结还较深，这时，可能会发生第二类穿透现象。漏极发出的电力线，直接通到源极，如下图所示。象双极型器件一样，发生穿透电压问题。如果把以上两种穿透效应结合在一起

39、，可以相信，穿透电压将正比于L2。它成为限制器件尺寸缩小的一个重要因素。,图 6.24,81,6.8.7 电离化,另一个漏电流的来源是碰撞电离，如图所示。对于4以上的器件，电源电压往往用12V，如果Vds达到20V，PN结就会雪崩击穿。但对于4以下的MOS器件，5V电源一般不发生雪崩击穿。但是当电子流通过器件沟道时，存在着微弱的电离碰撞。由于Scaling-down的原因，沟道中的电场增强了，在这种强电场作用下，碰撞电离使电子空穴对增殖，且其能量远远超过正常沟道中的电子能量.,图 6.25,82,电离化（续）,这些新产生的空穴流入衬底。如果衬底加上负向偏压VBB，那么它将对衬底偏压电流增加一个小负载。这些新产生的电子，其中一部分能量较大者流入到SiO2层，它引起一种栅极电流；或者被SiO2层俘获，成为固定电荷，改变门限电压VT，造成一种可靠性问题。随着时间的推移，热电子的陷入，将越积越多，VT将不断增加，开关特性就不断退化，电路逐步变质，造成了可靠性问题。对上述二阶效应的研究一方面用来指导工艺的改进，另一方面用来指导器件模型的修正。对电路设计工程师来讲，了解二阶效应对于电路设计和优化是非常有用的。,