集成电路原理课件-cmos.ppt

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1、1,集成电路原理与设计,微电子学,微电子技术是电子计算机和通信的核心技术微电子技术的核心是集成电路（Integrated Circuit,IC）技术微电子学是电子学的一门分支，主要研究电子或离子在固体材料中的运动规律及其应用微电子学是以实现电路和系统的集成为目的，研究如何利用半导体的微观特性以及一些特殊工艺，在一块半导体芯片上制作大量的器件，从而在一个微小面积中制造出复杂的电子系统。,集成电路(Integrated Circuit,IC),集成电路芯片的显微照片,封装好的Intel奔腾CPU,集成电路构成,本课程学习硅基CMOS工艺数字集成电路的设计,学习内容,MOS器件物理基础基本门电路工作

2、原理集成电路版图设计及制造流程集成电路设计方法学Verilog语言及EDA工具FPGA开发,MOS器件物理基础,MOSFET的结构,衬底,Ldrawn：沟道总长度,Leff：沟道有效长度，Leff Ldrawn2 LD,MOSFET的结构,LD：横向扩散长度,（bulk、body）,tox:氧化层厚度,源极：提供载流子,漏极：收集载流子,MOSFET：Metal-Oxide Semiconductor Field-Effect TransistorCMOS:互补MOSn型MOSFET：载流子为电子p型MOSFET：载流子为空穴,阱：局部衬底,MOS管正常工作的基本条件,MOS管正常工作的基本条

3、件是:所有衬源（B、S）、衬漏（B、D）pn结必须反偏,寄生二极管,同一衬底上的NMOS和PMOS器件,寄生二极管,*N-SUB必须接最高电位VDD！*P-SUB必须接最低电位VSS！,*阱中MOSFET衬底常接源极S,MOS管所有pn结必须反偏:,MOS晶体管符号,MOSFET开关,N型MOSFET,导通时VG的值(阈值电压)？源漏之间的电阻？源漏电阻与各端电压的关系？,NMOS晶体管工作原理,导电沟道形成,VGSVT、VDS=0,NMOS器件的阈值电压VTH,(a)栅压控制的MOSFET(b)耗尽区的形成(c)反型的开始(d)反型层的形成,形成沟道时的VG称为阈值电压记为VT,MS：多晶硅

4、栅与硅衬底功函数之差,Qdep耗尽区的电荷,是衬源电压VBS的函数,Cox：单位面积栅氧化层电容,2F：强反型时的表面电势,k：玻耳兹曼常数q：电子电荷Nsub：衬底掺杂浓度ni：本征自由载流子浓度 si：硅的介电常数,VGSVT、0VDS VGS-VT称为三极管区或线性区,沟道未夹断条件,VGSVT、VDSVGS-VT称为饱和区,NMOS沟道电势示意图(0VDS VGS-VT),边界条件:V(x)|x=0=0,V(x)|x=L=VDS,电流公式推导,V：电荷移动的速度Qd：电荷沿移动方向的线密度,Qd：沟道电荷密度,Cox：单位面积栅电容,沟道单位长度电荷(C/m),WCox：MOSFET单

5、位长度的总电容,Qd(x)：沿沟道点x处的电荷密度,V(x)：沟道x点处的电势,I/V特性的推导（1）,电荷移动速度(m/s),V(x)|x=0=0,V(x)|x=L=VDS,I/V特性的推导（2）,对于半导体：,且,I/V特性的推导（3）,三极管区(线性区),每条曲线在VDSVGSVTH时取最大值，且大小为：,VDSVGSVTH时沟道刚好被夹断,三极管区的nMOSFET（0 VDS VGSVT）,等效为一个压控电阻,饱和区的MOSFET（VDS VGSVT）,当V(x)接近VGS-VT，Qd(x)接近于0，即反型层将在XL处终止，记为L，沟道被夹断。,饱和区的MOSFET（VDS VGSVT

6、）,MOSFET的I/V特性,Triode Region,VDSVGS-VT,沟道电阻随VDS增加而增加导致曲线弯曲,曲线开始斜率正比于VGS-VT,VDSVGS-VT,用作恒流源条件：工作在饱和区且VGS const！,NMOS管的电流公式,截至区，VGSVTH,线性区,VGS VTH VDS VGS-VTH,饱和区,VGS VTH VDS VGS-VTH,MOS管饱和的判断条件,NMOS饱和条件：VgsVTHN；VdVg-VTHN,PMOS饱和条件:VgsVTHP；VdVg|VTHP|,g,d,g,d,判断MOS管是否工作在饱和区时，不必考虑Vs,MOS模拟开关,MOS管D、S可互换，电流

7、可以双向流动。可通过栅源电源（Vgs）方便控制MOS管的导通与关断。关断后Id0,二级效应,MOS管的开启电压VT及体效应,体效应系数，VBS0时，0,MOSFET的沟道调制效应,MOSFET的沟道调制效应,L,L,MOS管沟道调制效应的Pspice仿真结果,VGS-VT=0.15V,W=100,ID/VDS/L1/L2,=2,=6,=4,亚阈值导电特性,(1,是一个非理想因子),MOS管亚阈值导电特性的Pspice仿真结果,VgS,logID,仿真条件：,VT0.6,W/L100/2,MOS管亚阈值电流ID一般为几十几百nA,MOS器件模型,MOS器件版图,C1:栅极和沟道之间的氧化层电容,

8、C2:衬底和沟道之间的耗尽层电容,C3,C4栅极和有源区交叠电容,MOS器件电容,C5,C6有源区和衬底之间的结电容,MOS器件电容,栅源、栅漏、栅衬电容与VGS关系,1)VGS VTH截止区,2)VGS VTH VDS VGS VTH深三极管区,3)VGS VTH VDS VGS VTH饱和区,CMOS反相器,52,教学内容,CMOS反相器的直流特性 CMOS反相器的基本特性 CMOS反相器的直流电压传输特性 CMOS反相器的噪声容限CMOS反相器的瞬态特性CMOS反相器的设计,53,CMOS反相器的直流特性,CMOS反相器的工作原理,54,利用NMOS和PMOS的互补特性获得良好的电路性能

9、。源、衬接法避免衬偏效应，pn结反偏或零偏，防止寄生效应。NMOS下拉开关，PMOS上拉开关。,CMOS反相器的直流特性,CMOS反相器的工作原理,55,晶体管是一个具有无限关断电阻（）和有限导通电阻（）的开关。,CMOS反相器的直流特性,CMOS反相器的工作原理,V,in,V,out,C,L,V,DD,56,V,DD,V,DD,V,in,V,DD,V,in,0,V,out,V,out,R,n,R,p,Vin=VDD，NMOS导通、PMOS截止。Vin=0，NMOS截止、PMOS导通。,CMOS反相器的直流特性,CMOS反相器的重要特性电压摆幅等于电源电压；无比电路，晶体管尺寸可以最小；低输出

10、阻抗高输入阻抗，不取任何直流电流电源线和地线之间没有电流，不消耗静态功耗,57,CMOS反相器的直流特性,CMOS反相器的电压传输特性曲线,58,V,out,I,Dn,D,S,G,S,D,G,IDn,CMOS反相器的直流特性,59,CMOS反相器的电压传输特性曲线,图解直流(静态)工作点：同一Vin下，|IDp|IDn，,Vout=High or Low,CMOS反相器的直流特性,60,CMOS反相器的电压传输特性曲线,NMOS饱和条件：VgsVTHN；VdVg-VTHN,PMOS饱和条件:VgsVTHP；VdVg|VTHP|,判断MOS管是否工作在饱和区时，不必考虑Vs,61,CMOS反相器

11、的直流特性,CMOS反相器的电压传输特性曲线,CMOS反相器的直流特性,CMOS反相器的逻辑阈值电平(开关阈值),62,63,CMOS反相器的直流特性,CMOS反相器的电压传输特性曲线,64,CMOS反相器的直流特性,CMOS反相器的直流噪声容限,65,CMOS反相器的直流特性,CMOS反相器的直流噪声容限,66,CMOS反相器的直流特性,CMOS反相器-可恢复逻辑电路,数字电路属于可恢复逻辑电路，它能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点。CMOS反相器具有可恢复逻辑是因为它的电压传输特性曲线具有这样的特点：在稳定的输出高电平或输出低电平区，电路的增益很小，而在逻辑状态转变区的

12、增益很大。反之，则不具有可恢复逻辑性。,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,67,V,out,V,out,R,n,R,p,V,DD,V,DD,V,in,V,DD,V,in,0,(a)Low-to-high,(b)High-to-low,C,L,C,L,时间常数RC,68,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,0,1.CMOS反相器的上升时间和下降时间,69,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,1.CMOS反相器的上升时间和下降时间,70,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,1.CMOS反相器的上升时间

13、和下降时间,71,传输延迟时间有两种情况：tpHL和tpLH。,在CMOS电路中,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,2.CMOS反相器的传输延迟时间,电路的工作速度决定于信号通过电路的传输延迟时间，下图说明了传输时间的定义。,72,tpHL 表示从输入信号上升边的50%到输出信号下降边的50%所经过的延迟时间，也叫做输出从高向低转换的传输延迟时间；tpLH 表示从输入信号下降边的50%到输出信号上升边的50%所经过的延迟时间，也叫做输出从低向高转换的传输延迟时间。,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,电路的平均传输延迟时间,2.CMOS反相器的

14、传输延迟时间,73,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,3.CMOS反相器的负载电容,C1是本级输出节点到下一级电路输入节点之间的互连线的寄生电容。对大部分功能模块内部电路，他们之间的互连线很短，可以忽略互连线的寄生电容，但对长互连线不能忽略。Cin是下一级电路的输入电容，也就是下一级电路的N管和P管的栅电容。,74,则电路的最高工作频率,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,4.CMOS反相器的最高工作频率,为保证输出信号达到合格的高、低电平，必须使输入信号的作用时间大于电路的延迟时间。下图说明了输出上升时间和下降时间对电路工作频率的限制，如果输

15、入信号是占空比为1：1的脉冲，则要求其周期时间满足,75,CMOS反相器的直流特性,CMOS反相器的瞬态特性定性分析,4.CMOS反相器的最高工作频率,若振荡器频率为f，则每级反相器的延迟时间,76,CMOS组合逻辑门的设计,Combinational、非再生电路，特点：在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式（假设通过逻辑门的瞬态响应已经稳定），而不存在任何从输出到输入的连接。,Sequential、再生电路，特点：输出不仅与当前的输入数据有关，而且也与输入信号以前的值有关。把一个或多个输出连回到某些输入来实现，有记忆的电路。,Output=,f,(,In,),Outpu

16、t=,f,(,In,Previous In,),一个给定的逻辑功能可以用许多电路形式来实现。评价指标：面积、速度和功耗。不同的应用会有不同的重点指标。,77,CMOS组合逻辑门的设计,静态CMOS设计,静态互补CMOS实际上就是静态CMOS反相器扩展具有多个输入。CMOS结构的基本优点是其具有良好的稳定性（即对噪声的灵敏度低）、良好的性能以及低功耗（没有静态功耗）。在静态电路中，每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上。同时在任何时候该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态效应）。动态电路依赖于把信号值暂时存放在高阻抗电路节点电容上，其优点是所形成的门比较简单

17、且比较快，但它的设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败。,78,CMOS组合逻辑门的设计,静态CMOS设计,VDD,F(In1,In2,InN),In1,In2,InN,In1,In2,InN,PUN,PDN,PMOS only,NMOS only,一旦瞬态过程完成，总有一条路径存在于VDD和输出端F之间（即高电平输出“1”）或存在于VSS和输出端F之间（即低电平输出“0”）。这就是说，在稳定状态时输出节点总是一个低阻节点。,79,CMOS组合逻辑门的设计,静态CMOS设计,在构成PUN和PDN网络时应该记住以下几点（1）：,一个晶体管可以看成是一个由其栅信号控制的开关；P

18、DN由NMOS器件构成，而PUN由PMOS器件构成；,80,可以推导出一组规则来实现逻辑功能；NMOS串“与”并“或”PMOS串“或非”并“与非”,CMOS组合逻辑门的设计,静态CMOS设计,在构成PUN和PDN网络时应该记住以下几点（2）：,根据De Morgan定理可以看出一个互补CMOS结构的上拉网络和下拉网络互为对偶网络。,81,这一互补门在本质上是反相的，只能实现如NAND、NOR及XNOR这样的功能。实现一个具有N各输入的逻辑门所需要的晶体管数目为2N。,CMOS组合逻辑门的设计,静态CMOS设计,在构成PUN和PDN网络时应该记住以下几点（3）：,82,CMOS组合逻辑门的设计,

19、静态CMOS设计,Example Gate:NAND,83,CMOS组合逻辑门的设计,静态CMOS设计,Example Gate:NOR,84,Constructing a Complex Gate,CMOS组合逻辑门的设计,静态CMOS设计,85,CMOS组合逻辑门的设计,静态CMOS设计,与非门的直流特性,当2个输入信号相同时,CMOS反相器的直流特性,CMOS反相器的逻辑阈值电平(开关阈值),86,87,CMOS组合逻辑门的设计,静态CMOS设计,与非门的直流特性,与非门的逻辑阈值电平就是等效反相器对应的逻辑阈值电平，即,当2个输入信号相同时,88,CMOS组合逻辑门的设计,静态CMOS

20、设计,与非门的直流特性,当2个输入信号不同时,若B为高电平，A变化，则由于MP2截止，等效反相器中这种情况下与非门的逻辑阈值电平,89,CMOS组合逻辑门的设计,静态CMOS设计,与非门的直流特性,当2个输入信号不同时,下图是两输入不同时的与非门直流电压传输特性。A和B变化对应的传输特性不同，但差别较小，在近似分析中可以不考虑它们的差别。,若A为高电平，B变化，则情况稍有不同，因为MN2的源极和衬底电位不同，要受到衬偏效应的影响，其阈值电压会发生变化。另外只有当 时，MN2才能导通，输出电平才开始下降。,A和B变化对应的 传输特性不同，但差别较小，在近似分析中可以不考虑它们 的差别。,Swit

21、ch Delay Model,A,Req,A,B,Rn,NAND2,INV,NOR2,90,CMOS组合逻辑门的设计,静态CMOS设计,与非门的瞬态特性,91,Input Pattern Effects on Delay,Delay is dependent on the pattern of inputsLow to high transitionboth inputs go lowdelay is 0.69 Rp/2 CLone input goes lowdelay is 0.69 Rp CLHigh to low transitionboth inputs go highdelay i

22、s 0.69 2Rn CL,B,Rn,CMOS组合逻辑门的设计,静态CMOS设计,92,Delay Dependence on Input Patterns,A=B=10,A=1,B=10,A=1 0,B=1,time ps,Voltage V,NMOS=0.5m/0.25 m，PMOS=0.75m/0.25 m，CL=100 fF,CMOS组合逻辑门的设计,静态CMOS设计,93,Transistor Sizing,22,44,2,1,For TpHL=TpLH,CMOS组合逻辑门的设计,静态CMOS设计,94,Transistor Sizing a Complex CMOS Gate,OU

23、T=D+A(B+C),D,A,B,C,B,C,1,2,2,2,4,4,8,8,6,3,6,6,CMOS组合逻辑门的设计,静态CMOS设计,95,Fan-In Considerations,D,C,B,A,Distributed RC model(Elmore delay)tpHL=0.69(R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL)=0.69 Reqn(C1+2C2+3C3+4CL)Propagation delay deteriorates rapidly as a function of fan-in quadratically in the

24、worst case.,CMOS组合逻辑门的设计,静态CMOS设计,96,tp as a Function of Fan-In,tpLH,tp(psec),fan-in,Gates with a fan-in greater than 4 should be avoided.,tpHL,quadratic,linear,tp,tpLH,CMOS组合逻辑门的设计,静态CMOS设计,97,tp as a Function of Fan-Out,tpNOR2,tp(psec),eff.fan-out,All gates have the same drive current.,tpNAND2,tpI

25、NV,Slope is a function of“driving strength”,CMOS组合逻辑门的设计,静态CMOS设计,98,tp as a Function of Fan-In and Fan-Out,Fan-in:quadratic due to increasing resistance and capacitanceFan-out:each additional fan-out gate adds two gate capacitances(CgPMOS&CgNMOS)to CLtp=a1FI+a2FI2+a3FO,CMOS组合逻辑门的设计,静态CMOS设计,99,Fast

26、 Complex Gates:Design Technique 1,Transistor sizingas long as fan-out capacitance dominatesProgressive sizing,InN,In1,In2,In3,M1,M2,M3,MN,Distributed RC lineM1 M2 M3 MN(the FET closest to the output is the smallest),Can reduce delay by more than 20%;decreasing gains as technology shrinks,CMOS组合逻辑门的设

27、计,静态CMOS设计,100,Fast Complex Gates:Design Technique 2,Transistor ordering,In1,In2,In3,M1,M2,M3,In3,In2,In1,M1,M2,M3,critical path,critical path,charged,1,01,charged,charged,1,delay determined by time to discharge CL,C1 and C2,delay determined by time to discharge CL,1,1,01,charged,discharged,discharg

28、ed,CMOS组合逻辑门的设计,静态CMOS设计,101,Fast Complex Gates:Design Technique 3,Alternative logic structures,F=ABCDEFGH,CMOS组合逻辑门的设计,静态CMOS设计,102,Fast Complex Gates:Design Technique 4,Isolating fan-in from fan-out using buffer insertion,CMOS组合逻辑门的设计,静态CMOS设计,103,CMOS Properties,Full rail-to-rail swing;high noise

29、 marginsLogic levels not dependent upon the relative device sizes;ratiolessAlways a path to Vdd or Gnd in steady state;low output impedanceExtremely high input resistance;nearly zero steady-state input currentNo direct path steady state between power and ground;no static power dissipationPropagation

30、 delay function of load capacitance and resistance of transistors,CMOS组合逻辑门的设计,静态CMOS设计,CMOS版图与SPICE仿真,104,105,CMOS Process,106,MOSFET：Metal-Oxide Semiconductor Field-Effect TransistorCMOS:互补MOS n型MOSFET：载流子为电子 p型MOSFET：载流子为空穴,N阱：局部衬底,CMOS Process,107,CMOS Process,108,集成电路制作工艺,集成电路是以平面工艺为基础，经过多层加工形成

31、的。目前集成电路绝大多数是在单晶衬底上制作的，即硅基集成电路，它的制作是以硅单晶片（晶片或晶圆）为单位进行的，一个硅片（wafer）包含很多的集成电路芯片（chip，die）,109,晶体的生长,110,直拉法拉晶机,111,112,113,114,晶片两面研磨,115,116,117,118,CMOS工艺流程与MOS电路版图举例,1.CMOS工艺流程 1)简化N阱CMOS工艺演示flash 2)清华工艺录像：N阱硅栅CMOS工艺流程 3)双阱CMOS集成电路的工艺设计 4)图解双阱硅栅CMOS制作流程2.典型N阱CMOS工艺的剖面图3.Simplified CMOS Process Flow

32、4.MOS电路版图举例,119,1)简化N阱CMOS工艺演示,CMOS流程,120,2.1 集成电路加工的基本操作,121,多层铜互连,122,123,1、形成某种材料的薄膜,为了制造分立器件和集成电路，可以采用多种不同的薄膜。这些薄膜可以归为五大类：（1）热氧化膜（2）电介质层（3）外延层（4）多晶硅（5）金属薄膜。形成薄膜的方法：化学汽相淀积（CVD）物理汽相淀积（PVD）热氧化法（高质量的二氧化硅）,2.1 集成电路加工的基本操作,124,125,生长机理：硅与氧（干氧氧化）：Si(固体)O2(气体)SiO2(固体)水蒸气（湿氧氧化）：Si(固体)2H2O(气体)SiO2(固体)+2H2

33、(气体)在氧化过程中硅与二氧化硅界面会向硅内移动。,硅的氧化,126,127,128,2.1 集成电路加工的基本操作,2、在各种薄膜材料上形成需要的图形,光刻和刻蚀：把设计好的集成电路版图上的图形复制到硅片上目前主要是光学光刻,129,光刻十步法工艺：,130,131,刻蚀（etching）图形曝光是将图形转移到覆盖在半导体硅片表面的光刻胶上的过程。为了电路的生产，这些图形必须再转移到光刻胶下面组成器件的各薄层上。这种图形的转移是采用刻蚀工艺来完成的，即选择性的刻蚀掉该薄层上未被掩蔽的部分。,132,湿法化学刻蚀和干法刻蚀：,不能精确控制刻蚀速率，很难实现精细图形。,133,反应离子刻蚀（Re

34、action Ion Etching，简称RIE刻蚀）,正胶和负胶的区别,134,2.1 集成电路加工的基本操作,3、掺杂 通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的价元素，如硼，或价元素，如磷、砷等掺入半导体衬底。,掺杂：将需要的杂质掺入特定的半导体区域中，以 达到改变半导体电学性质，形成PN结、电阻、欧姆接触磷(P)、砷(As)N型硅硼(B)P型硅掺杂工艺：扩散、离子注入,135,2.2 典型的CMOS结构和工艺,MOS晶体管的全称是金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconducto

35、r Field Effect Transistor,简称MOSFET），CMOS集成电路是利用NMOS和PMOS的互补性来改善电路性能的，因此叫做互补MOS集成电路。由于栅极通过二氧化硅绝缘层和其他区域隔离，MOS晶体管又叫做绝缘栅场效应晶体管。,136,重要的结构参数：L W tox xj注意：沟道长度应该是源、漏区和衬底形成的冶金结之间的距离，它和版图上设计的多晶硅的栅长LG是有差别。L=LG-2LDLD0.8xj,实际沟道宽度：W=WA-2WD,137,MOSFET的面积随着栅长（最小特征尺寸）的减小而减小,138,MOS晶体管的分类：按导电载流子的类型：n沟道MOS晶体管 p沟道MOS

36、晶体管 按工作模式分：增强型MOS晶体管 常截止器件 耗尽型MOS晶体管 常导通器件四种情况单极晶体管和双极晶体管的区别,139,140,141,2.2.2 n阱CMOS结构和工艺,选择无缺陷的晶向单晶硅片。硅界面态密度低，缺陷少，迁移率高，有利于提高器件性能。,*N-SUB接VDD！*P-SUB接地！,MOS管所有pn结必须反偏:,142,2.2.3 体硅CMOS中的闩锁效应,闩锁效应(Latch-Up)是CMOS集成电路存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁。这种效应是早期CMOS技术不能被接受的重要原因之一。在制造技术发展和充分了解电路设计技巧之后，这种效应已经

37、可以被控制了。在CMOS晶片中，在电源VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流，从而破坏芯片或者引起系统错误。,143,CMOS电路中的寄生PNPN效应,1.VoutVDD，Q3导通，Q2有基极电流，并在RS上有压降，Q2 发射结正偏，Q2 导通，有电流流过RW，使Q1的基极电压小于VDD，Q1导通，Q2的基极X电压更大，Q1的基极电压更小，则Q1和Q2循环放大，电流增大。并使VDD和地之间的电压为（Von+VCES），成为 闩锁效应。2.Vout0，Q4导通，为Q1提供基极电流，Y电压下降，Q1导通，X电

38、压上升，Q2导通Y电压进一步下降，Q1更加导通，如此循环。,X,Y,144,2、防止闩琐的措施：（1）减小阱区和衬底的寄生电阻RS、RW，减小寄生双极晶体管发射结的正向偏压，防止Q1，Q2导通。（2）降低寄生双极晶体管的增益（3）使衬底加反向电压，降低寄生管的基极电压，使其不易导通。（4）加保护环（Guard Ring）可以削弱寄生晶体管之间的耦合作用。（p28图2.2-11）（5）用外延衬底，在先进的CMOS工艺中，采用P衬底上由p外延层的硅片，使寄生pnp管的集电极电流主要被P衬底收集，从而极大减小了寄生npn管的基极电流，使npn管失去作用。（6）采用SOI CMOS技术是消除闩锁效应的

39、最有效途径。,145,版图(Layout)集成电路的版图定义为制造集成电路时所用的掩模上的几何图形。版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。集成电路制造厂家根据这些数据来制造掩膜。,2.2.4 CMOS版图设计规则,掩模图 的作用,掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。,146,CMOS process,p+,p+,p-,147,Process(Inverter)p-sub,P-diffusion,N-diffusion,Polysilicon,Metal,Legend of

40、 each layer,contact,N-well,GND,低氧,场氧,p-sub,p+,148,Layout and Cross-Section View of Inverter,In,图例,149,Process,field oxide,field oxide,field oxide,150,几何图形包括：N阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。,151,版图几何设计规则,层次 人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。,152,几点注意：（1）由于制造过程中不可避免地存在对准偏差，所以为保证晶体管被包含在n阱内，应

41、使n阱环绕器件时留有足够的余量。（2）每个有源区都被相应的注入区图形包围，且有源区边界与注入区边界之间有足够的间距。（3）栅区需要一块独立的掩模。（4）接触孔掩模窗口提供了有源区和多晶硅到第一层金属的连接。,153,设计规则,由于器件的物理特性和工艺的限制，芯片上物理层的尺寸,进而版图的设计必须遵守特定的规则。涉及规则就是不管制作工艺的每一步出现什么样的偏差都能保证正确制造晶体管和各种连接的一套规则。这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。,154,厂家提供设计规则,设计者只能根据厂家提供的设计规则进行版图设计。严格遵守设计规则可以

42、极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。,155,版图几何设计规则,最小宽度掩模上定义的几何图形的宽度（和长度）必须大于一个最小值，该值由光刻和工艺的水平决定。,156,版图几何设计规则,最小间距在同一层掩模上，各图形之间的间隔必须大于最小间距，在某些情况下，不同层的掩模图形的间隔也必须大于最小间距。,157,版图几何设计规则,最小包围N阱和p+注入区在环绕晶体管时应有足够的余量，以确保即使在出现制造偏差时器件部分始终在n阱和p+注入区里面。,158,版图几何设计规则,最小延伸有些图形在其它图形的边缘外还应至少延长一个最小长度。,159,160,版图几何设计规则

43、,从设计的观点出发，设计规则可以分为三部分：（1）各层图形的最小尺寸即最小线宽；（2）同一层次图形之间的最小间距；（3）不同层次图形之间的对准容差，或叫套刻间距。,有几种方法可以用来描述设计规则。其中包括：以微米分辨率来规定的微米规则 以特征尺寸为基准的规则,161,版图的验证,DRCLVSXRC,162,163,dB(S11),dB(S12),dB(S22),dB(S21),164,SPICE电路仿真基础,原理图与网表,A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC

44、 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END,其中.MODEL为模型语句，用来定义BJT晶体管Q1的类型和参数。分析结果如下：（1）电路静态工作点（27oC）NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE 1 6 2 2.099 3 0.7031NODE VOLTAGE NODE VOLTAGE 4 0 5 0（2）独立电压源电流和总功耗VOLTAGE SOURCE CURRENTSNAME CURRENTVCC-5.735E-03TAOTAL POWER DISSIPATION 3.44E-02 WATT

45、S,(3)晶体管Q1的静态电流、电压和小信号模型参数如下：NAME Q1 RPI 3.70E+02MODEL MQ RX 5.00E+01IB 6.98E-05 RO 1.79E+04IC 5.67E-03 CBE 0.00E+00VBE 7.03E-01 CBC 0.00E+00VBC-1.40E+00 CBX 0.00E+00 VCE 2.10E+00 CJS 0.00E+00BETADC 8.11E+01 BETAAC 8.11E+01GM 2.19E-01 FT 3.49E+18,电路分析类型,.OP 直流工作点分析.TRAN 瞬态分析.DC 直流扫描分析.FOUR 傅里叶分析.TF

46、传输函数计算.MC 蒙特卡罗分析.SENS 灵敏度分析.STEP 参数扫描分析.AC 交流小信号分析.WCASE 最坏情况分析.NOISE 噪声分析.TEMP 温度设置,MOS场效应晶体管及其SPICE模型,MOS管的结构尺寸缩小到亚微米范围后，多维的物理效应和寄生效应使得对MOS管的模型描述带来了困难。模型越复杂，模型参数越多，其模拟的精度越高。但高精度与模拟的效率相矛盾。依据不同需要，常将MOS模型分成不同级别。SPICE2中提供了几种MOS场效应管模型，并用变量LEVEL来指定所用的模型。LEVEL1 MOS1模型 Shichman-Hodges模型LEVEL2 MOS2模型 二维解析模

47、型LEVEL3 MOS3模型 半经验短沟道模型LEVEL4 MOS4模型 BSIM（Berkeley short-channel IGFET model）模型,LEVEL=1模型,基于Shichman-Hodges提出的简单模型模型公式简单、便于记忆、模型参数少，且参数物理意义明确，节省运算时间。手工初步分析估算电路的性能。针对长沟道MOS器件，除了饱和区沟道长度调制效应，没有考虑其他二级效应。,LEVEL=2模型,考虑了短沟道和窄沟道效应，高电场下的迁移率退化和速度饱和，亚阈值电流。基于物理的解析模型，易于通过参数提取获得模型参数。模型公式比较复杂、精度不高。,LEVEL=3模型,半经验模型

48、。为了克服LEVEL=2模型公式复杂的缺点，采用了较为简单的模型公式来提高计算效率，同时用一些经验参数拟合来保证模型的精确性。考虑了漏致势垒降低效应对阈值电压的影响。,LEVEL=4（BSIM）模型,BSIM（Berkeley short-channel IGFET model）模型是专门为短沟道MOS场效应晶体管而开发的模型。在BSIM3模型中考虑了下列效应：,（1）短沟和窄沟对阈值电压的影响；（6）漏感应引起位垒下降；（2）横向和纵向的非均匀掺杂；（7）沟道长度调制效应；（3）垂直场引起的载流子迁移率下降（8）衬底电流引起的体效应，（4）体效应；（9）次开启导电问题；（5）载流子速度饱和效

49、应；（10）漏源寄生电阻。,同时考虑了MOS晶体管的弱反型和强反型区的特性，是基于小尺寸器件的物理建立的模型。考虑了沟道区非均匀掺杂的影响以及参数对器件几何尺寸的依赖关系。是基于参数的模型，而模型参数是基于工艺特性获得。在SPICE应用中，BSIM是目前较为精确、有效的模型。模型的参数比较多，给参数提取带来了困难。由于BSIM是依赖于参数的模型，因此做好参数提取，获得合适的模型参数是非常重要的。,LEVEL=4（BSIM）模型,四种MOS晶体管模型的比较,LEVEL=1的模型只能粗略估算电路性能，更适合于手工计算使用；LEVEL=2的模型比较偏重物理，考虑了主要二级效应。但是存在收敛性问题，且

50、比LEVEL=3占用CPU时间多。由于该模型物理概念明确，因此仍是一个经常使用的模型。LEVEL=3的模型尽管是半经验模型，只要给出合适的参数模型，可以获得较为满意的结果，比LEVEL=2节省运算时间，使它更适合于在电路模拟中使用。LEVEL=4的模型也是基于物理的，不过有大量的受沟道长度和宽度影响的参数，需要大量的不同尺寸器件来提取这些参数。,Pre-Layout Simulation,Layout Creation,Post-Layout Simulation,Electronic Design Automatic,电子设计自动化,SPICE简介：用于模拟电路仿真的SPICE（Simula