寄存器和计数器.ppt

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1、第19章 寄存器和计数器,19.1 寄存器19.2 同步计数器19.3 异步计数器19.4 任意进制计数器的构成方法习题19,19.1 寄存器,19.1.1 数码寄存器数码寄存器是用于存放二进制代码的电路。图19.1所示是利用触发器的记忆功能构成的寄存器，它是由四个D触发器(F0F3)组成的，有D0D3四个数据输入端，Q0Q3四个输出端。CP为脉冲输入端，R D为各触发器的清零端，低电平有效。,图 19.1 四位数码寄存器,19.1.2 移位寄存器 1.单向移位数码寄存器 图19.2所示是用四个D触发器组成的四位右移寄存器，其中F3是最高数码触发器，F0是最低数码触发器，四个触发器共用同一个时

2、钟脉冲CP信号，因此称为同步时序电路。F0的D0端是串行输入，每当CP脉冲沿来到时，输入的数码被移入到F0触发器，而每个触发器的状态在CP脉冲的作用下，也同时移入下一位触发器，最高位触发器的状态从串行输出端移出寄存器。,图19.2 四位右移寄存器,例19.1 有一组串行数据1011，依次送入四位右移寄存器，试画出四位右移寄存器的电路、状态表和工作波形图。解 根据题意画出如图19.3所示的电路图和波形图，状态表如表19.1所示（输入数据为1011）。,图 19.3 例19.1图(a)例19.1四位右移寄存器的电路,图 19.3 例19.1图(b)例19.1波形图,表19.1 四位右移寄存器状态表

3、,2.双向移位寄存器由单向移位寄存器的工作原理可知，双向移位寄存器的左移和右移功能是在单向寄存器的基础上增加左移或右移功能，另外加上一些控制电路和控制信号即可构成双向移位寄存器。如图19.4所示为集成四位双向移位寄存器74LS194的引脚图，其功能表如表19.2所示。,图19.4 四位双向移位寄存器74LS194引脚图,表19.2 四位双向移位寄存器74LS194功能表,19.2 同步计数器,19.2.1 同步二进制计数器1.同步二进制加法计数器 根据二进制加法运算的规则，在一个多位二进制数的末位加1时，若其中的第i位以下的各位皆为1，则第i位应改变状态（由0变1或由1变0）。而最低位在每次加

4、1时其状态都要改变。按照上述规则，最低的3位数都改变了状态，而第4位未变。利用这一特点，可使用JK触发器组成一个四位同步二进制加法计数器，如图19.5所示。从图上可知，各触发器受同一CP脉冲控制，其触发器的翻转与CP脉冲的下降沿同步。,图19.5 四位同步二进制加法计数器逻辑图,对图19.5的时序电路分析如下。输出方程:C=Q3Q2Q1Q0 驱动方程:J0=K0=1 J1=K1=Qn0J 2=K2=Qn1Qn0J 3=K3=Qn2Qn1Qn0,将驱动方程代入触发器的特性方程,得到根据状态方程可作出电路的状态转换表，如表19.3所示。,表19.3 四位同步二进制加法计数器状态转换表,根据状态转换

5、表，可画出状态转换图和各触发器输出端的波形图，如图19.6和图19.7所示。,图19.6 四位同步二进制加法计数器状态转换图,图19.7 四位同步二进制加法计数器波形图,2.同步二进制减法计数器 根据二进制减法计数器的运算规则可知，从多位二进制数减1时，要求每输入一个计数脉冲，最低位触发器要翻转一次，而其它触发器只能在其低位触发器均为0时，在计数脉冲CP的作用下才翻转。用JK触发器构成四位同步二进制减法计数器如图19.8所示。,图 19.8 四位同步二进制减法计数器逻辑图,根据图19.8的逻辑电路可写出驱动方程:输出方程:,将驱动方程代入JK触发器的特性方程式中,得到电路的状态方程：根据状态方

6、程，可作出状态转换表19.4，其中C为进位。,表19.4 四位同步二进制减法计数器状态转换表,根据状态转换表，可画出状态转换图19.9和各触发器输出端的波形图19.10。,图 19.9 四位同步二进制减法计数器状态转换图,图19.10 四位同步二进制减法计数器各触发器输出端的波形,19.2.2 同步十进制计数器1.同步十进制加法计数器图19.11所示为由四个JK触发器和门电路构成的同步十进制加法计数器。,图19.11 同步十进制加法计数器逻辑图,根据图19.11的逻辑关系，写出电路的驱动方程：J0=K 0=1 J1=K1=Qn 3Qn 0J2=K2=Qn 1Qn 0J3=K3=Qn2Qn1Qn

7、0+Qn3Qn0输出方程：C=Qn3Qn0,将上面的式子代入JK触发器的特性方程可得到：由上面的的状态转换方程可列出状态转换表19.5。,表19.5 同步十进制加法计数器状态转换表,状态转换如图19.12所示。根据图19.12可画出各触发器输出端的波形图，如图19.13所示。,图19.12 同步十进制加法计数器状态转换图,图19.13 同步十进制加法计数器各触发器输出端波形图,2.同步十进制减法计数器图19.14所示是同步十进制减法计数器的逻辑图，它是从同步二进制减法计数器电路的基本上演变过来的，其工作原理请读者自行分析。,图 19.14 同步十进制减法计数器逻辑图,19.3 异步计数器,19

8、.3.1 异步二进制计数器1.异步二进制加法计数器 图19.15所示是由JK触发器组成的四位异步二进制加法计数器的逻辑图。,图19.15 异步二进制加法计数器逻辑图,根据图19.15的逻辑图，可分别写出时钟方程、驱动方程和状态方程。时钟方程：CP 0=CP,CP 1=Qn0，CP2=Qn1，CP3=Qn2驱动方程：J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1状态方程：,状态转换图如图19.16所示。,图 19.16 异步二进制加法计数器状态转换图,由状态转换图可画出各触发器输出端的状态转换波形图，如图19.17所示。,图19.17 异步二进制加法计数器状态转换波形图,2.异步

9、二进制减法计数器 图19.18所示为由JK触发器组成的四位异步二进制减法计数器的逻辑图。,图19.18 四位异步二进制减法计数器逻辑图,根据图19.18所示的逻辑图，可分别写出时钟方程、驱动方程和状态方程。时钟方程：CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2 驱动方程：J0=K0=1，J1=K1=1,J2=K2=1,J3=K3=1状态方程:,状态转换如图19.19所示。,图 19.19 四位异步二进制减法计数器状态转换图,由状态转换图可画出各触发器的输入端和输出端波形图，如图19.20所示。,图 19.20 四位异步二进制减法计数器输入输出波形图,19.3.2 异步十进制加法

10、计数器图19.21所示是一个异步十进制加法计数器的逻辑电路，它由4个JK触发器组成，将4位异步十进制加法计数器修改后,能保存00001001共10个状态，而跳过10101111共6个状态，从而实现十进制计数。由图19.21所示逻辑图，可分别写出时钟方程、驱动方程和输出方程。,图 19.21 异步十进制加法计数器逻辑图,时钟方程：CP 0=CP，CP 1=Qn0，CP 2=Qn1，CP3=Qn 0=CP1驱动方程：J0=K0=1;J1=Qn3,K1=1J2=K2=1J 3=Qn 2Qn 0,K3=1输出方程：C=Qn3Qn0,状态方程:状态转换如图19.22所示。,图19.22 异步十进制加法计

11、数器状态转换图,由图19.22可画出各触发器输入端和输出端波形图，如图19.23所示。,图19.23 异步十进制加法计数器各触发器输入和输出端波形图,19.4 任意进制计数器的构成方法,19.4.1 中规模集成电路计数器1.四位同步二进制加法计数器 图19.24所示为集成四位同步二进制加法计数器74LS161 的逻辑功能图。,图19.24 74LS161芯片引脚图,74LS161的功能如表19.6所示(“”为上升沿)。,表19.6 74LS161功能表,2.同步二进制可逆计数器 图19.25为4位同步二进制可逆计数器74LS191的芯片引脚图，其逻辑功能如表19.7所示(“”为上升沿)。,图1

12、9.25 74LS191芯片引脚图,表19.7 74LS191逻辑功能表,3.同步十进制计数器 1)同步十进制加法计数器图19.26为集成十进制同步加法计数器74LS160 芯片引脚图，其逻辑功能如表19.8所示(“”为上升沿)。,图19.26 74LS160芯片引脚图,表19.8 74LS160逻辑功能表,2)同步十进制可逆计数器图19.27为集成十进制同步可逆计数器74LS190芯片引脚图，其逻辑功能如表19.9所示(“”为上升沿)。,图19.27 74LS190芯片引脚图,表19.9 74LS190逻辑功能表,4.异步计数器 图19.28(a)为集成异步二五十进制计数器74LS290芯片

13、引脚图。它实际上是一个一位二进制数器和一个五进制计数器两部分的组合，图19.28(b)为74LS290的电路结构图。图中的R0A和R0B为置0输入端，S9A、S9B为置9输入端。表19.10为74LS290的功能表。,图 19.28 74LS290(a)芯片引脚图；(b)电路结构图,表19.10 74LS290的逻辑功能表,由功能表可知74LS290逻辑功能如下：异步置0功能：当R0=R0AR0B=1，S9=S9AS9B=0时，计数器置零与时钟脉冲CP无关，因而称为异步置0。异步置9功能：当R0=R0AR0B=0，S9=S9AS9B=1时，计数器置9与时钟脉冲CP无关，因此称为异步置9。,计数

14、功能：当R0AR0B=0，S9AS9B=0时，计数器处于计数工作状态。一般分为四种情况讨论:（1）计数脉冲由CP0 端输入，从Q0输出时，构成一位二进制计数器。（2）计数脉冲由CP1 端输入，输出为Q3Q2Q1时，构成异步五进制计数器。（3）若将Q0与CP1相连，计数脉冲由CP0端输入，输出为Q3Q2Q1Q0时，构成十进制异步计数器。（4）若将Q3与CP0相连，计数脉冲由CP1端输入，从高位到低位输出为Q3Q2Q1Q0时,构成5421BCD码的异步十进制加法计数器。,19.4.2 构成任意进制计数器的方法1.用复位法构成任意进制计数器复位法，又称为异步置零法，其工作原理如下：如果计数器从S0开

15、始计数，当输入了M个脉冲后，电路进入SM状态。如果将SM状态译码，产生一个异步置0信号加到计数的异步置0端，则电路一旦进入SM状态后立即复位，回到S0状态。由于跳过了NM的状态，故可得到M进制计数器。图19.29所示是复位法产生M进制计数器的示意图，图中虚线箭头表示SM只在一个短暂的时间里出现。,图19.29 复位法产生M进制计数器示意图,例19.2 试用74LS161构成十二进制计数器。解 采用复位法实现的电路连线如图19.30所示。,图19.30 例19.2电路图,例19.3 试用74LS160构成七进制计数器。解 采用复位法实现的电路连线如图19.31所示。,图19.31 例19.3电路

16、图,2.用置位法构成任意进制计数器 例19.4 试用74LS160构成七进制计数器（采用置位法实现）。解 由于74LS160是十进制同步计数器，具有00001001共10个工作状态，工作时若能跳过3个状态就能构成七进制计数器，如图19.32所示。,图19.32 状态示意图,根据74LS160的功能可知，预置过程需在CP时钟的控制下完成，则可选择两种方案，分别如图19.33(a)、(b)所示。,图 19.33 例19.4电路图(a)电路方案一；(b)电路方案二,3.利用计数器的级联获得大容量N进制计数器 例19.5 试用两片同步十进制加法计数器74LS160构成一个同步百进制计数器。解 因74L

17、S160是十进制计数器，所以两级串接后1010恰好是百进制计数器，如图19.34所示。,图19.34 例19.5电路,例19.6 试用两片4位二进制同步加法计数器74LS161构成五十进制的计数器。解 因74LS161是4位二进制同步加法计数器，构成五十进制计数器选择105（或510）即第一片为十进制，第二片为五进制，则两片串联后可构成五十进制计数器，如图19.35所示。,图 19.35 例19.6电路图,19.4.3 计数器应用举例1.计数译码显示图19.36是用74LS290构成的二五十进制计数器，74LS48是七段显示译码器，七段LED组成百进制显示器，在计数脉冲连续作用下可完成099计

18、数。,图19.36 二五十进制计数器,2.脉冲分配图图19.37所示是用4位同步二进制计数器74LS161和译码器74LS138构成的脉冲分配器的逻辑电路和输出电压波形图。,图19.37 脉冲分配器,习题19,1.分别用方程式、状态表、状态图、时序图表示题图19.1所示电路的功能。,题图 19.1,2.分析题图19.2所示电路，写出方程式、状态表，画出状态图、时序图，并说明其功能。,题图19.2,3.试分析题图19.3所示电路，并说明其功能。,题图 19.3,4.试分析题图19.4所示电路，并说明其功能。,题图 19.4,5.试用主从JK触发器和维持阻塞D触发器连接成如下的计数器：（1）异步二进制加法计数器；（2）异步二进制减法计数器。6.试用集成同步十进制计数器T1160接成五进制和九进制计数器（用RD和LD端复位）。,