第5章时序逻辑电路.ppt

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1、第5章 时序逻辑电路,5.1 概述,5.2 触发器,5.3 时序逻辑电路分析,5.5 常用时序逻辑电路,5.4 时序逻辑电路的设计,5.1 概述,逻辑电路,组合逻辑电路：Combinational Logic Circuit,时序逻辑电路：Sequential Logic Circuit,该电路在任一时刻的输出仅取决于该时刻的输入，而与过去的输入无关。,该电路在任一时刻的输出不仅取决于该时刻的输入，而与过去的输入有关。,门电路,触发器,没有记忆功能,具有记忆功能,5.1 概述,5.2 触发器,触发器：能够存储一位二进制数字信号的基本单元叫做触发器。,一个触发器应具有两个稳定状态,0和1。,各种

2、时序逻辑电路的最基本单元,称触发器处于1状态，也称为置位状态；,称触发器处于0状态，也称为复位状态。,5.2 触发器,5.2.1 基本RS触发器,按功能分类：R-S触发器、JK触发器、D触发器、T触发器等。,5.2 触发器,1.工作原理及逻辑功能,(1)若RD=0，SD=1，,1,0,1,1,0,触发器置0,(2)若RD=1，SD=0，,1,0,1,1,0,触发器置1,(3)若RD=1，SD=1，,1,1,若Q原来为0，,(4)若 RD=0，SD=0,0,0,1,1,1,1,触发器保持原来的状态不变,则Q将仍为0,若Q原来为1，,则Q将仍为1,5.2 触发器,(1)若RD=0，SD=1，,触发

3、器置0,(2)若RD=1，SD=0，,触发器置1,(3)若RD=1，SD=1，,(4)若 RD=0，SD=0,触发器保持原来的状态,5.2 触发器,2.触发器逻辑功能的描述方法：,状态转移表、特性方程、状态转移图及约束方程等。,两个概念：,现态：,次态：,电路在某个考察瞬间的状态。Qn,电路将要达到的新的状态。Qn+1,5.2 触发器,(1)状态转移表,1,1,0,0,1,0,5.2 触发器,简化真值表,5.2 触发器,RD称为直接置0端,SD称为直接置1端,Direct Set Reset,5.2 触发器,1,1,0,0,1,0,Qn+1=,+,Qn,RD,特性方程,约束方程,（2）特性方程

4、,5.2 触发器,(3)状态转换图,0,1,RD=1,SD=0,RD=0,SD=1,RD=1,SD=0,RD=0,SD=1,RD=1,SD=1,RD=1,SD=1,5.2 触发器,用或非门也可构成基本RS触发器,5.2 触发器,消除抖动电路,3.基本RS触发器的应用,5.2 触发器,5.2.2 钟控触发器,而翻转到何种状态由输入信号决定。从而出现了各种时钟控制的触发器。,基本RS触发器具有直接置1、置0功能。,但在实际中，通常要求触发器按一定的时间节拍动作，即让输入信号的作用受时钟脉冲CP(Clock Pulse的缩写)的控制。,基本RS触发器,5.2 触发器,1.钟控RS触发器,0,CP=1

5、时,1,11111111,0,1,0,1,1,0,CP=0时,触发器保持原态,5.2 触发器,CP决定何时变输入信号决定变到何种状态,5.2 触发器,0,1,0,1,1,0,5.2 触发器,R=0,S=1,R=1,S=0,R=0,S=0,R=0,S=0,R=1,S=0,R=0,S=1,钟控RS触发器状态图,0,1,5.2 触发器,2.钟控D触发器,特性方程为Qn+1=D,5.2 触发器,3.钟控JK触发器,5.2 触发器,4.钟控T触发器,T,5.2 触发器,(1)时钟脉冲：,多数数字系统都送入控制脉冲，以便使各个部件能按控制脉冲的节拍协调运行，这种控制脉冲称为时钟脉冲。,5.2.3 集成触发

6、器,(2)触发方式：是指触发器在时钟脉冲的什么阶段才有可能接受控制输入信号，来改变状态。,5.2 触发器,主要有两种触发方式：,电位触发方式,边沿触发方式,在约定钟控信号电平（CP=1或CP=0）期间，触发器接受输入信号，并根据输入信号来改变状态。而在非约定钟控信号期间，不论信号如何变化，都不影响输出。,触发器仅在CP某一约定跳变到来时，才接受信号。在CP=0和CP=1时，输入信号的变化不会引起触发器输出状态的变化。,5.2 触发器,1.CMOS边沿JK触发器,0,1,0,0,1,1,1,0,5.2 触发器,00,00,01,01,10,10,11,11,5.2 触发器,CP,J,K,Q1,假

7、设Q1的初始状态为0,下降沿触发,5.2 触发器,CP,J,K,Q2,假设Q2的初始状态为0,上升沿触发,下降沿触发,5.2 触发器,5.2 触发器,由输入波形画输出波形的原则：,（1）由逻辑符号确定触发器应在CP的哪个阶段动作；,（3）当RD和SD接无效电平时，再由输入信号按照规则确定Q的状态。,（2）再看RD和SD，只要RD接有效电平，SD接无效电平，则Q=0；只要SD接有效电平，RD接无效电平，则Q=1。,5.2 触发器,0,0,1,1,特性方程为:Qn+1=D,2.CMOS边沿D触发器,5.2 触发器,CP,D,Q,假设Q的初始状态为0,5.2 触发器,5.2.4 集成触发器的参数（自

8、学）,1.直流参数,2.动态参数,5.2.5 各类触发器的关系（*）,5.2 触发器,练 习,5.4 5.5,触发器：能够存储一位二进制数字信号的基本单元叫做触发器。,一个触发器应具有两个稳定状态,0和1。,各种时序逻辑电路的最基本单元,称触发器处于1状态，也称为置位状态；,称触发器处于0状态，也称为复位状态。,5.2 触发器,按功能分类：R-S触发器、JK触发器、D触发器、T触发器等。,5.2.1 基本RS触发器,5.2.2钟控触发器,5.2.3 集成触发器,(1)CMOS边沿JK触发器,其特性方程为：,Qn,0,1,(2)CMOS边沿D触发器,0,特性方程为Qn+1=D,1,由输入波形画输

9、出波形的原则：,（1）由逻辑符号确定触发器应在CP的哪个阶段动作；,（3）当RD和SD接无效电平时，再由输入信号按照规则确定Q的状态。,（2）再看RD和SD，只要RD接有效电平，SD接无效电平，则Q=0；只要SD接有效电平，RD接无效电平，则Q=1。,5.3 时序逻辑电路的分析,时序逻辑电路,同步时序逻辑电路 Synchronous,异步时序逻辑电路 Asynchronous,所有触发器的时钟输入端都与同一个时钟脉冲源相连。,并非所有触发器的时钟输入端都与同一个时钟脉冲源相连。,5.3 时序逻辑电路的分析,输出状态仅与存储电路的状态Q有关，而与输入X无直接关系。,按照输出信号的特点,米里（Me

10、aly）型,摩尔（Moore）型,输出状态不仅与存储电路的状态Q有关，而且与外部输入X也有关。,5.3 时序逻辑电路的分析,5.3.1同步时序逻辑电路分析的步骤,1.从给定的逻辑图中，写出每个触发器的驱动方程及电路的输出方程;,2.求电路的状态方程;,3.由状态方程、输出方程列出状态转换表;,5.根据状态转换图或时序波形图分析逻辑功能。,4.画出完整的状态转换图或时序波形图;,5.3 时序逻辑电路的分析,解：,（1）写出每个触发器的驱动方程及电路的输出方程,5.3 时序逻辑电路的分析,（2）求电路的状态方程。,特性方程：,=,=,=,（3）由状态方程、输出方程列出状态转换表,Z,1,1,0,0

11、,1,0,1,0,0,1,1,1,0,0,0,0,0,0,1,0,0,0,1,1,0,0,0,0,0,1,0,1,5.3 时序逻辑电路的分析,Z,0 0 1,0 0 0,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,J3 K3,J2 K2,J1 K1,1,1,0,0,1,1,0,0,1,1,1,1,0,0,1,0,1,0,0,1,0,0,0,0,0,1,1,1,0,0,0,0,0,0,1,0,1,1,0,0,0,0,1,0,5.3 时序逻辑电路的分析,（4）画状态转换图,具有自启动能力,5.3 时序逻辑电路的分析,5.3 时序逻辑电路的分析,例2 试分析下图所示同步时

12、序逻辑电路。,解：（1）写出各触发器的驱动方程和输出方程,CP,=,（2）求状态方程组,5.3 时序逻辑电路的分析,（3）列出状态转换表,0,0,0,0,0,0,0,0,1,1,1,1,0,1,0,0,5.3 时序逻辑电路的分析,（4）画 状态转移图,X=0,5.3 时序逻辑电路的分析,没有自启动能力,X=1,有效循环,无效循环,5.3 时序逻辑电路的分析,5.3 时序逻辑电路的分析,5.3.2 异步时序逻辑电路的分析方法,例3：分析下图所示异步时序逻辑电路的逻辑功能。,异步时序电路没有统一的时钟信号，因此，在分析异步时序电路时，必须注意各触发器的时钟信号。,5.3 时序逻辑电路的分析,解：（

13、1）驱动方程及触发器的时钟方程为,输出方程为：,5.3 时序逻辑电路的分析,5.3 时序逻辑电路的分析,（3）状态转换表,1,1,0,1,0,1,0,1,0,1,1,0,1,0,0,0,0,0,0,1,1,0,0,1,1,0,0,0,0,1,0,0,0,0,5.3 时序逻辑电路的分析,（4）状态转移图,/0,/0,/0,/0,/1,/1,/1,/1,具有自启动能力,异步五进制加法计数器,5.3 时序逻辑电路的分析,（5）波形图,5.3 时序逻辑电路的分析,例4：分析下图所示异步时序逻辑电路的逻辑功能。,解：（1）驱动方程及触发器的时钟方程为,5.3 时序逻辑电路的分析,D触发器的特性方程：,(

14、2)求状态方程：,5.3 时序逻辑电路的分析,(3)状态真值表,5.3 时序逻辑电路的分析,(5)电路功能,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000 电路具有递减计数功能，是一个异步3位二进制减法计数器，可以自启动。,(4)画出状态图,5.3 时序逻辑电路的分析,作业,5.12 5.13,时序逻辑电路,同步时序逻辑电路,异步时序逻辑电路,所有触发器的时钟输入端都与同一个时钟脉冲源相连。,并非所有触发器的时钟输入端都与同一个时钟脉冲源相连。,5.3 时序逻辑电路的分析,1.从给定的逻辑图中，写出每个触发

15、器的驱动方程及电路的输出方程；,2.求电路的状态方程；,3.由状态方程、输出方程列出状态转换表；,5.根据状态转换图或时序波形图分析逻辑功能。,4.画出完整的状态转换图或时序波形图；,5.3.1同步时序逻辑电路分析的步骤,例3：分析下图所示异步时序逻辑电路的逻辑功能。,异步时序电路没有统一的时钟信号，因此，在分析异步时序电路时，必须注意各触发器的时钟信号。,5.3.2 异步时序逻辑电路的分析方法,具有自启动能力,异步五进制加法计数器,5.5 常用时序逻辑集成模块及其应用,常用的时序逻辑电路有:,数码寄存器、,移位寄存器、,计数器、,顺序脉冲发生器,及序列列信号发生器等。,5.5.1 数码寄存器

16、,数码寄存器是存放0、1数码的逻辑部件，它具有接受数码和寄存数码的功能。,触发器有两个稳定状态，所以一个触发器可以寄存1位二进制数。n个触发器可以构成存放n位二进制数的数码寄存器。,5.5 常用时序逻辑集成模块及其应用,1、异步清零,=0,Q0、Q1、Q2、Q3均为0,=1,清0端无效，触发器正常工作,2、送数,且,实现送数,Q0n+1=D0,Q1n+1=D1,Q2n+1=D2,Q3n+1=D3,3、保持,无CP时,且,触发器处于保持状态,5.5 常用时序逻辑集成模块及其应用,CS,并行输入、并行输出,5.5 常用时序逻辑集成模块及其应用,5.5.2 移位寄存器,移位寄存器除了具有寄存数码的功

17、能外，还有移位功能。所谓移位就是在移位命令作用下，能够把寄存器中的数码依次向左或向右移动一位。能执行移位操作的寄存器称为移位寄存器(Shift Register)。,单向移位寄存器 下图为用D触发器构成的右移移位寄存器,5.5 常用时序逻辑集成模块及其应用,驱动方程：,D0=DIR,D触发器的特性方程:,Qn+1=D,P191 图5.5.3,5.5 常用时序逻辑集成模块及其应用,状态表(假设初始状态为“0 0 0 0”),1,0,0,0,0,1,0,0,1,0,1,0,1,1,0,1,串行输入,并 行 输 出,串行输出,5.5 常用时序逻辑集成模块及其应用,1,1,0,2,1,3,1,4,2.

18、双向移位寄存器,3,6,12,左移一位相当于乘以2,12,6,3,右移一位相当于除以2,左 移,右 移,P193 图5.5.6,0,0,1,1,0,0,1,1,5.5 常用时序逻辑集成模块及其应用,3.4位双向移位寄存器集成电路74LS194,5.5 常用时序逻辑集成模块及其应用,(1)异步清零=0，实现异步置0。(2)CP工作模式在=1的前提下，根据工作方式控制信号S1S0（即数据选择器的地址输入端）的四种不同取值组合，在CP上升沿作用下，实现四种不同操作：S1S0=00 时，保持;S1S0=01 时，右移;S1S0=10 时，左移;S1S0=11 时，并行置数。,5.5 常用时序逻辑集成模

19、块及其应用,计数器就是实现“计数”操作的时序逻辑电路。典型的数字系统几乎都包含有计数器。计数器不仅可以用来计数，也可以用作定时、分频等。,按计数脉冲引入的方式:,同步计数器,异步计数器,按计数进位制分类,二进制（2n进制）计数器,非二进制计数器,按计数值增减趋势,加法计数器,减法计数器,可逆计数器,5.5.3 计数器(Counter),1.同步计数器,5.5 常用时序逻辑集成模块及其应用,(1)同步二进制计数器,驱动方程：,J0=K0=1,J1=K1=,Q0n,J2=K2=,Q0n Q1n,特性方程:,状态方程:,输出方程:,Z=,5.5 常用时序逻辑集成模块及其应用,状态转换表,5.5 常用

20、时序逻辑集成模块及其应用,0,0,0,0,0,0,0,1,同步三位二进制加法计数器,具有自启动能力,5.5 常用时序逻辑集成模块及其应用,Q0,Q1,Q2,Z,f,f/2,f/4,f/8,8 分频器,f/8,5.5 常用时序逻辑集成模块及其应用,三位二进制同步可逆计数器,驱动方程,P197 图5.5.11,5.5 常用时序逻辑集成模块及其应用,驱动方程,状态方程,5.5 常用时序逻辑集成模块及其应用,状态转换表,5.5 常用时序逻辑集成模块及其应用,S=1时状态图如下图所示：,S=1 三位二进制加法计数器,5.5 常用时序逻辑集成模块及其应用,S=0时状态图如下图所示：,S=0 三位二进制减法

21、计数器,5.5 常用时序逻辑集成模块及其应用,状态图如下图所示：,S=0 三位二进制减法计数器,S=1 三位二进制加法计数器,三位二进制可逆计数器,5.5 常用时序逻辑集成模块及其应用,为了增加电路的功能和使用的灵活性，在实际计数器的芯片中，还增加了一些控制电路。,中规模集成的4位同步二进制加法计数器74LS161 P198 图5.5.13 这个电路除了具有二进制加法计数功能外，还具有异步清零、同步并行置数、计数保持控制等附加功能。,5.5 常用时序逻辑集成模块及其应用,分析步骤：,(3)P和T,异步清零,同步并行置数,5.5 常用时序逻辑集成模块及其应用,解：1)驱动方程和输出方程,J0=K

22、0=1,Z=Q0n Q3n,5.5 常用时序逻辑集成模块及其应用,2）状态方程：,3）状态转换表：(略),5.5 常用时序逻辑集成模块及其应用,状态转换图如下所示:,1100,具有自启动能力的同步8421BCD码十进制加法计数器。,5.5 常用时序逻辑集成模块及其应用,Q3对输入脉冲CP来讲，当输入10个CP脉冲，Q3才输出一个完整的脉冲，所以十进制计数器也叫十分频电路。,时序图如下：,5.5 常用时序逻辑集成模块及其应用,优先级别：,(3)P和T,5.5 常用时序逻辑集成模块及其应用,十进制加法计数器,注：C=Q3 Q0 T,作业,5.17,计数器的基本功能就是统计时钟脉冲的个数，即实现计数

23、操作。,N进制计数器 模值为N的计数器 N分频电路,74LS161 74LS160,2个集成计数器:,5.5.3 计数器,1.同步计数器,5.5 常用时序逻辑集成模块及其应用,5.5.1 数码寄存器,5.5.2 移位寄存器,分析步骤：,(3)P和T,异步清零,同步并行置数,二者的区别：,(1)计数模值不同,(2)进位输出C表达式不同。,0,1,1,0,2.异步计数器,(1)异步二进制计数器,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,级联：用前一级计数器的输出作为后一级计数器的时钟信号，把这种连接计数器的级联。当把一个M1进制计数器和一个M2进制计数器级联时可以

24、构成M=M1*M2进制计数器。,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,(2)异步十进制计数器,二进制计数器,五进制计数器,5.5 常用时序逻辑集成模块及其应用,二-五-十进制计数器74LS 90,原理电路图：,5.5 常用时序逻辑集成模块及其应用,分析步骤：,1)R01，R02 和 S91，S92,2)CP0和CP1的输入,如何接成二进制？,5.5 常用时序逻辑集成模块及其应用,如何接成五进制？,5.5 常用时序逻辑集成模块及其应用,分析步骤：,1)R01，R02 和 S91，S92,2)CP0和CP1的输入,如何接成十进制？,5.5 常用时序逻辑集成模块

25、及其应用,分析步骤：,1)R01，R02 和 S91，S92,2)CP0和CP1的输入,Q3对输入脉冲CP来讲，当输入10个CP脉冲，Q3才输出一个完整的脉冲，所以Q3可以作为输出进位位C。,时序图如下：,5.5 常用时序逻辑集成模块及其应用,集成计数器一般为4位/8位二进制或十进制计数器，其计数范围是有限的。当计数模值超过计数范围时，可用计数器的级联来实现。,级联,3.用集成计数器构成任意进制计数器,(1)中规模集成计数器的级联,5.5 常用时序逻辑集成模块及其应用,外加时钟信号同时接到各片计数器时钟输入端，用前一级的进位输出C来控制后级计数器的计数输入端。,Q0Q1Q2Q3,Q4Q5Q6Q

26、7,同步级联:,5.5 常用时序逻辑集成模块及其应用,用前一级的进位输出C作为后一级的时钟信号,异步级联:,5.5 常用时序逻辑集成模块及其应用,设Q7Q6Q5Q4 Q3Q2Q1Q0=0000 0000,0000 0001,0000 0010,0000 1110,0000 1111,0001 0000,0001 0001,0001 0010,0001 1111,0010 0000,1111 1111,将74161换成74160，M=？,8位二进制计数器 M=256,C=0,C=1,5.5 常用时序逻辑集成模块及其应用,C=0,设Q7Q6Q5Q4 Q3Q2Q1Q0=0000 0000,1 0 0

27、 1,0 0 0 0,0 0 0 1,0 0 1 0,1 0 0 0,C=0,C=1,0 0 0 1,0 0 0 0,C=0,0 0 0 0,0 0 0 0,0 0 0 0,0001 0001,0001 0010,0001 1001,0010 0000,1001 1001,M=100,5.5 常用时序逻辑集成模块及其应用,设Q7Q6Q5Q4 Q3Q2Q1Q0=0000 0000,1 0 0 1,0 0 0 1,0 0 1 0,1 0 0 0,C=0,C=1,0 0 0 1,C=0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 1,5.5 常用时序逻辑集成模块及其应

28、用,M=100,5.5 常用时序逻辑集成模块及其应用,CP,如何级联？,一片74LS161和一片74LS90异步级联为160进制的计数器,5.5 常用时序逻辑集成模块及其应用,CP,如何级联？,1,一片74LS161和一片74LS90异步级联为160进制的计数器,5.5 常用时序逻辑集成模块及其应用,从降低成本考虑，厂商生产的集成计数器芯片在计数进制上只做成应用较广的几种类型（如十进制、4位二进制、8位二进制、12位二进制等），因此，在需要其他任意一种进制的计数器时，就需要在单片或多片级联的基础上采用反馈清零法和反馈置数法构成。,5.5 常用时序逻辑集成模块及其应用,(2)用反馈清零法(反馈复

29、位法）设计任意进制计数器,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,M=7,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,M=6,5.5 常用时序逻辑集成模块及其应用,如何构成M=9进制计数器？,9=(1001)2,5.5 常用时序逻辑集成模块及其应用,M=6,5.5 常用时序逻辑集成模块及其应用,例：用74LS90构成7进制计数器,首先，将74LS90接成8421BCD码十进制计数器,CP,M=6？,5.5 常用时序逻辑集成模块及其应用,M=6=(0110)8421BCD,5.5 常用时序逻辑集成模块及其应用,5.11 5.14

30、5.15 5.16,思考题,(2)异步十进制计数器,(1)异步二进制计数器,2.异步计数器,二-五-十进制计数器74LS 90,原理电路图：,分析步骤：,1）R01，R02 和 S91，S92,2）CP0和CP1的输入,如何接成二进制？,如何接成五进制？,分析步骤：,1）R01，R02 和 S91，S92,2）CP0和CP1的输入,如何接成十进制？,分析步骤：,1）R01，R02 和 S91，S92,2）CP0和CP1的输入,Q3对输入脉冲CP来讲，当输入10个CP脉冲，Q3才输出一个完整的脉冲，所以Q3可以作为输出进位位C。,时序图如下：,集成计数器一般为4位/8位二进制或十进制计数器，其计

31、数范围是有限的。当计数模值超过计数范围时，可用计数器的级联来实现。,(1)中规模集成计数器的级联,同步级联异步级联,用前一级的进位输出C作为后一级的时钟信号。,外加时钟信号同时接到各片计数器时钟输入端，用前一级的进位输出C来控制后级计数器的计数输入端。,3.用集成计数器构成任意进制计数器,M=100,从降低成本考虑，厂商生产的集成计数器芯片在计数进制上只做成应用较广的几种类型（如十进制、4位二进制、8位二进制、12位二进制等），因此，在需要其他任意一种进制的计数器时，就需要在单片或多片级联的基础上采用反馈清零法和反馈置数法构成。,(2)用反馈清零法(反馈复位法）接成任意进制计数器,M=7,(2

32、)用反馈清零法(反馈复位法）接成任意进制计数器,如何构成M=9进制计数器,例：用74LS90构成7进制计数器,首先，将74LS90接成8421BCD码十进制计数器,CP,M=6=(0110)8421BCD,试用两片同步十进制计数器74160构成23进制计数器。,23=,(0010 0011)8421BCD,思考：异步级联？,例1,5.5 常用时序逻辑集成模块及其应用,CP,23=,(0010 0011)8421BCD,5.5 常用时序逻辑集成模块及其应用,试用74LS90采用清零法组成模M=12计数器。,解法1：将两片十进制计数器进行级联构成M=100计数器，在此基础上采用清零法组成M=12计

33、数器,12=（0001 0010）8421BCD,&,5.5 常用时序逻辑集成模块及其应用,例2,解法2：将一片构成M=2计数器，将另一片构成M=6计数器在此基础上级联组成M=12计数器,例2 试用74LS90采用清零法组成模M=12计数器。,5.5 常用时序逻辑集成模块及其应用,置数法与清零法不同，它是通过给计数器重复置入某个数值的方法跳过MmaxM个状态，而获得模M计数器的。,（3）利用反馈置数法设计任意进制计数器,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,M=7,集成计数器应用举例：,0010,0101,0,1,0,

34、1,M=6,5.5 常用时序逻辑集成模块及其应用,M=10,5.5 常用时序逻辑集成模块及其应用,M=7,5.5 常用时序逻辑集成模块及其应用,0110,0111,1000,1001,1010,M=6,5.5 常用时序逻辑集成模块及其应用,利用计数器的进位输出信号C进行反馈置数,1001,1010,1011,1100,1101,1110,1111,N,M=16-N,M=7,5.5 常用时序逻辑集成模块及其应用,1010,1011,1100,1101,1110,1111,M=16-N=16-10=6,5.5 常用时序逻辑集成模块及其应用,用进位输出端C来进行反馈置数，构成5进制计数器,1,0,1

35、,1,M=16-N,N=16-M=11=(1011)2,5.5 常用时序逻辑集成模块及其应用,0010,0101,0,1,0,1,M=6,5.5 常用时序逻辑集成模块及其应用,0011,0100,0101,0110,0111,1000,1001,=N,M=10-N,M=7,5.5 常用时序逻辑集成模块及其应用,（1）反馈清零法实现模值为M的计数器（即运用器件的CR端）,若器件异步清零则从零开始数M个状态，让第M+1个状态作为清零条件。,（2）反馈置数法实现模值为M的计数器（即运用器件的LD端）,若器件同步置数则从所置的数开始M个状态，让第M个状态作为置数条件。,（3）用器件的输出端C进行反馈置

36、数实现模值为M的计数器,若器件同步置数则用16（10）-M设计。,运用一片74LS161、74LS160、74LS90构成任意进制计数器总结：,5.5 常用时序逻辑集成模块及其应用,0 1 1 0,试用74161采用反馈置数法组成模M=120计数器解法1：可以采用置数法分别构成M1=12，M2=10计数器，然后进行级联组成M=120计数器。,0,1,0,0,5.5 常用时序逻辑集成模块及其应用,例3,例3试用74161采用反馈置数法组成模M=120计数器解法2：采用异步级联法,5.5 常用时序逻辑集成模块及其应用,解法3：先将两片级联构成8位二进制计数器，然后用置数法组成模M=120计数器，如

37、图所示。,119=,（0111 0111）2,例3试用74161采用反馈置数法组成模M=120计数器,5.5 常用时序逻辑集成模块及其应用,试用74160采用反馈置数法组成模M=120计数器,解1：74160为同步十进制计数器。欲实现模M=120计数器，需用3片74160芯片。模M=120可分解为=M1M2M3=654=120，因此，可采用异步级联法实现，也可采用同步级联法实现。,P213 图5.5.40(a)异步级联(b)同步级联,解2：先将三片级联构成1000进制计数器，然后用置数法(清零法)组成模M=120计数器。,5.5 常用时序逻辑集成模块及其应用,例4,5.5 常用时序逻辑集成模块

38、及其应用,预置功能 在集成计数器中有一个预置控制端，非号表示低电平有效，当有效时，可使计数器的状态等于预先设定的输入端的数据D3D2D1D0，即Q3Q2Q1Q0=D3D2D1D0。,5.5 常用时序逻辑集成模块及其应用,清零功能(复位功能)清零功能也有异步和同步之分，其含义与同步预置和异步预置的含义相似。,5.5 常用时序逻辑集成模块及其应用,(1)反馈清零法实现模值为M的计数器,若器件异步清零则从零开始数M个状态，让第M+1个状态作为清零条件。,若器件同步清零则从零开始数M个状态，让第M个状态作为清零条件。,（2）反馈置数法实现模值为M的计数器,若器件同步置数则从所置的数开始M个状态，让第M

39、个状态作为置数条件。,若器件异步置数则从所置的数开始M个状态，让第M+1个状态作为置数条件。,5.5 常用时序逻辑集成模块及其应用,（3）用器件的输出端C进行反馈置数,若器件同步置数则从1111（1001）开始倒数M个状态，让第M个状态作为置数条件。74LS161:M=16-(预置数)74LS160:M=10-(预置数),5.5 常用时序逻辑集成模块及其应用,例5 试用74LS163采用“同步清零”功能组成模M=10计数器。,解：下表是74LS163的功能表,5.5 常用时序逻辑集成模块及其应用,用74LS163借用“同步清零”功能构成M=10计数器。,5.5 常用时序逻辑集成模块及其应用,例

40、5,思考题,5.21 5.22,5.19 5.20 5.23,作业,移位寄存器型计数器是一种具有特殊用途的同步计数器,是在移位寄存器的基础上加上反馈电路构成的。常用的移位计数器有环形计数器和扭环计数器（也称约翰逊计数器）。,4.移位寄存器型计数器,(1)环形计数器,5.5 常用时序逻辑集成模块及其应用,有效循环,无效循环,5.5 常用时序逻辑集成模块及其应用,环形计数器有效循环的波形图如下：,CPQ0Q1Q2Q3,5.5 常用时序逻辑集成模块及其应用,环形计数器的特点：电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。,5.5

41、常用时序逻辑集成模块及其应用,能自启动的4位环形计数器,状态图,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,由74LS194构成的能自启动的4位环形计数器,时序图,5.5 常用时序逻辑集成模块及其应用,(2)扭环形移位计数器 为了既保持移位寄存器的特点，又能使触发器的利用率提高，可采用下图所示的扭环形计数器。,5.5 常用时序逻辑集成模块及其应用,能自启动的4位扭环形计数器,5.5 常用时序逻辑集成模块及其应用,5.5 常用时序逻辑集成模块及其应用,例 下图是由扭环形计数器和译码器构成的顺序脉冲发生器，其中4位扭环形计数器是由移位寄存器74194构成，试分析其工

42、作原理。,5.5 常用时序逻辑集成模块及其应用,解：在输入时钟脉冲作用下，顺序脉冲发生器能产生一组脉冲信号，如图所示。,5.5 常用时序逻辑集成模块及其应用,5.4 同步时序逻辑电路的设计,同步计数器的设计步骤如下：1.建立原始状态图,4.触发器选型,5.检查电路的自启动特性,3.状态编码,2.状态化简,5.4 同步时序逻辑电路的设计,例 试设计一个111串行数据检测器。111串行数据检测器，有一个输入端X和一个输出端Z，输入X为一串随机信号，当连续输入三个和三个以上的1时，输出为1，否则输出为0。,解:1.建立原始状态转换图,S1 X输入一个1以后的状态；,设,S0 X没有输入1以前的状态；

43、,S2 X连续输入两个1以后的状态；,S3 X连续输入三个1以后的状态；,5.4 同步时序逻辑电路的设计,原始状态转换图,0/0,1/0,0/0,0/0,0/0,1/1,1/0,1/1,S1,S2,S0,S3,等价状态：若状态对(Si,Sj),当输入相同且有相同的输出，并转换到相同的次态，则状态对(Si,Sj)为等价状态。等价状态可以合并成一个状态。,2.状态化简,5.4 同步时序逻辑电路的设计,3.状态编码,5.4 同步时序逻辑电路的设计,5.4 同步时序逻辑电路的设计,4求状态方程、驱动方程和输出方程,化简后可求出状态方程为,输出方程为,设用D触发器，动方程为,5.画逻辑电路图,5.4 同

44、步时序逻辑电路的设计,逻辑电路图,如果选用JK触发器,触发器的驱动方程,5.4 同步时序逻辑电路的设计,6.自启动检查 3个状态00、01和10为有效状态，还有一个无效状态11。,0/,1/,5.4 同步时序逻辑电路的设计,显然该电路具有自启动能力,1/0,0/0,01,1/0,0/0,1/1,10,0/0,00,11,0/0,1/1,(Q1Q0),5.4 同步时序逻辑电路的设计,解：取每个状态中只有一个1的状态循环为有效循环，即100、010、001为有效状态。,例 试设计一个具有自启动能力的3位环形计数器。,原始状态图,5.4 同步时序逻辑电路的设计,直接由状态图写出状态转换卡诺图，如图所示,该卡诺图可以分解成3个卡诺图,5.4 同步时序逻辑电路的设计,根据这3个卡诺图进行化简便得到状态方程为,5.4 同步时序逻辑电路的设计,3位环形计数器的电路图,5.4 同步时序逻辑电路的设计,检查能否自启动,电路不能自启动，因此需修改设计，以便满足能自启动的要求。,5.4 同步时序逻辑电路的设计,0 1 01 0,00 01 11 10,n,Q,0,n+1,Q,0,1,1,1,0,0,0,1,1,1,0,0,0,0,0,1,5.4 同步时序逻辑电路的设计,修改后的状态方程为,5.4 同步时序逻辑电路的设计,