集成电路设计流程总体要求.ppt

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1、引 言,半导体器件物理基础：包括PN结的物理机制、双极管、MOS管的工作原理等 器件 小规模电路 大规模电路 超大规模电路 甚大规模电路电路的制备工艺：光刻、刻蚀、氧化、离子注入、扩散、化学气相淀积、金属蒸发或溅射、封装等工序 集成电路设计：另一重要环节，最能反映人的能动性 结合具体的电路，具体的系统，设计出各种各样的电路,集成电路设计流程,集成电路设计方法,对于具体的集成电路，一般采用全定制设计方法或各种专用集成电路的设计方法。,全定制设计方法用于通用数字、模拟、数模混合集成电路。例如：通用微处理器、存储器等。,专用集成电路（Application-Specific Integrated C

2、ircuit）：针对某一应用或某一客户的特殊要求而设计的集成电路，其特点是品种多、批量小、单片功能强，例如：玩具用芯片、通信专用芯片、语音芯片等。,半定制，FPGA,主流ASIC EDA研发商,开发商有Mentor Graphics、Cadence,Synopsys等。其开发工具众多，按照功能主要分为设计输入、综合、版图设计、静态时序分析、动态时序分析、功耗估计、可测性分析等。,现场可编程门阵列（FPGA）的基本原理,FPGA出现在20世纪80年代中期，与阵列型PLD有所不同，FPGA由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接起来实现不同的设计。FPGA器件具有高密度、高速

3、率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。,FPGA由可编程逻辑块（CLB）、输入/输出模块（IOB）及可编程互连资源（PIR）等三种可编程电路和一个SRAM结构的配置存储单元组成。CLB是实现逻辑功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片中；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部引脚的接口，它通常排列在芯片的四周；可编程互连资源（IR）包括各种长度的连线线段和一些可编程连接开关，它们将各个CLB之间或CLB与IOB之间以及IOB之间连接起来，构成特定功能的电路。,FPGA的基本结构图,1

4、可编程逻辑块（CLB）,CLB主要由逻辑函数发生器、触发器、数据选择器等电路组成。逻辑函数发生器主要由查找表LUT(look up table)构成。,函数发生器基于查找表单元：,3可编程互连资源（PIR）,PIR由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现FPGA内部的CLB和CLB之间、CLB和IOB之间的连接。XC4000系列采用分段互连资源结构，按相对长度可分为单长线、双长线和长线等三种。,2输入/输出模块（IOB）,IOB主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O

5、功能。,FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。,FPGA器件含有丰富的触发器资源，易于实现时序逻辑.如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。,FPGA与CPLD的区别,FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小

6、，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。,FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。,FPGA的主要应用领域,FPG

7、A作为主控芯片一数字逻辑 单纯的数字逻辑，没有CPU和总线。支持非常广泛的接口标准（PCI-E、SPI、I2C）。接口的转换。算法简单重复计算和数据量庞大的并行计算。快速的乘加处理。EDA实验,FPGA的主要应用领域,FPGA作为主控芯片二DSP处理 FPGA主要利用片内的乘加器模块。基于硬件的并行处理，多个乘加模块可以在一个时钟周期内同时进行。具有更大的数据吞吐量。FPGA的灵活性配置，使得数据的位宽可以调整。满足不同的设计需要。,FPGA的主要应用领域,FPGA作为主控芯片三嵌入式系统 简单地讲，就是在FPGA内部放置了一个或多个CPU 放置在FPGA内部的CPU有两种形式，第一种是硬核，

8、出厂固定，无法更改。第二种是软核，可进行软件配置，可以通过软硬件相结合的方式，提高整体系统结构的灵活性，便于日后的升级和改进。系统可裁剪。,典型FPGA应用设计流程,系统设计,算法设计,RTL设计,系统验证,算法验证,RTL验证,逻辑综合,布局布线,后仿真,数据流下载,硬件验证,EDA工具辅助完成,典型的FPGA设计流程,电路功能设计设计输入前仿真（功能仿真）综合(优化、综合、映射)综合后仿真布局布线后仿真（时序仿真）生成下载文件，进行板级验证器件编程电路调试,典型的FPGA设计流程,电路功能设计在系统设计之前，首先要进行的是方案论证和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统

9、的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，直到可以直接使用EDA元件库为止。,典型的FPGA设计流程,设计输入设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需要的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块

10、构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要做一定的改动。,典型的FPGA设计流程,设计输入目前，实际开发中应用最广的就是HDL输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于小型设计。而在大中型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。它们都是美国电气电子工程师学会（IEEE）的标准，其共同特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率高。,典型的FPGA设计流程,功能仿真

11、功能仿真也叫前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量（将所关心的输入信号组成序列）仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计以修改逻辑设计。常用的工具有：Mentor公司的Modelsim、Synopsys公司的VCS。,典型的FPGA设计流程,综合将较高级抽象层次的描述转化为较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。综合优化是指将设计输入编译成由与门

12、、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序编写必须符合特定综合器所要求的风格。常用的工具：synplify,典型的FPGA设计流程,综合后仿真综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不是十分准确。目前的综合工具都较为成熟，对于一般的设计可以省略这一步，但如果在布局布线之

13、后发现电路结构与设计意图不符，则需要回溯到综合后仿真来确认问题所在。,典型的FPGA设计流程,设计实现与布局布线设计实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局是将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间做出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在由时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。,典型的FPGA设计流程,时序仿真也叫后

14、仿真，是指将布局布线的延时信息反注解到设计网表中来检测有无时序违规（不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等）现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常必要的。,典型的FPGA设计流程,板级仿真与验证主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。,典型的FPGA设计流程,器件编程与调试设计的最后一步就

15、是器件编程与调试了。器件编程是指产生使用的数据文件（位数据流文件，Bitstream Generation），然后将编程数据下载到FPGA芯片中。其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。逻辑分析仪（Logic Analyzer，LA）是FGPA设计的主要调试工具，但需要引出大量的测试管脚，且LA价格昂贵。目前，主要利用FGPA芯片生产商提供的内嵌在线逻辑分析仪（Xilinx ISE Chipscope、Altera Quartus II SignalTap II以及SignalProb）。,最大的PLD供应商之一FPGA的发明者，最大的PLD供应商之一ISP技术

16、的发明者提供军品及宇航级产品,主流FPGA厂商,相应的EDA工具,Altera公司MAX+PLUSII：普遍认为MaxplusII曾经是最优秀的PLD开发平台之一，适合开发早期的中小规模PLD/FPGA,目前已经由QuartusII替代，不再推荐使用。QuartusII：Altera新一代FPGA/PLD开发软件，适合新器件和大规模FPGA的开发。QuartusII中集成 嵌入式逻辑分析仪-SignalTapII。SOPC Builder:配合QuartusII，可以完成集成CPU的FPGA芯片的开发工作。用SOPC Builder创建软核CPU和参数化的接口总线Avalon。NIOS：Nio

17、s 嵌入式处理器是ALTERA公司推出的采用哈佛结构、具有32位指令集的第二代片上可编程的软核处理器。DSP Builder:QuartusII与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现。,相应的EDA工具,Xilinx公司Foundation:Xilinx公司早期的开发工具，逐步被ISE取代ISE：Xilinx公司集成开发的工具ISE Webpack：Webpack是xilinx提供的免费开发软件，功能比ISE少一些，可以从xilinx网站下载嵌入式开发套件（EDK）：用于开发集成PowerPC硬核和MicroBlaze软核CPU的工具。

18、MicroBlaze是Xilinx公司的32位软处理器核，支持CoreConnect总线（IBM开发）的标准外设集合。PowerPC，32位处理器。（苹果、IBM和摩托罗拉共同开发）。System Generator 和 Accel DSP：配合Matlab，在FPGA中完成数字信号处理的工具在线逻辑分析仪-Chipscope。,第三方开发工具：仿真工具Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。编译仿真速度快，编译的代码与平台无关，是FPGA/ASIC设计的首选仿真软件。Model

19、Sim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本,而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平台。,第三方开发工具：

20、逻辑综合工具Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司于2008年收购了Synplicity公司）公司提供的专门针对FPGA和CPLD实现的逻辑综合工具。Synopsys公司的设计工具：Design Compiler(DC)Dataquest的EDA市场统计数据显示，Synplicity的FPGA综合工具已经连续5年在综合软件市场中排名第一。,Cadence公司的布局布线工具如：Silicon Ensemble。（收购了Orcad公司，Orcad电路设计软件）TSMC的工艺库Agilent的IC测试仪器,FPGA开发

21、模型,计算机,目标板,下载电缆,中国IC设计工程界中的争议话题：反向提取,版图,图像识别,电路,设计思路,分析,背景：中国改革开放初期的“以市场换技术”战略并没有取得预期的效果，中国的IT技术特别是IC设计一直处于很低的水平。,芯片,去除封装,Altera 主流芯片,1.主流CPLD产品：MAXII：新一代PLD器件,0.18um flash工艺,2004年底推出,配置芯片集成在内部,和普通PLD一样上电即可工作。容量比上一代大大增加,内部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v内核电压,MAXII G系列采用1.8v内核电压。早期的CPLD芯片主

22、要有MAX3000、MAX7000系列。,2.主流FPGA产品Altera的主流FPGA分为两大类,一种侧重低成本应用,容量中等,性能可以满足一般的逻辑设计要求,如Cyclone,CycloneII;还有一种侧重于高性能应用,容量大,性能能满足各类高端应用,如Startix,StratixII等,用户可以根据自己实际应用要求进行选择在性能可以满足的情况下,优先选择低成本器件。,Cyclone（飓风）：Altera中等规模FPGA,2003年推出,0.13um工艺,1.5v内核供电,与Stratix结构类似,是一种低成本FPGA系列,是目前主流产品,其配置芯片也改用全新的产品。,CycloneI

23、I：Cyclone的下一代产品,2005年开始推出,90nm工艺,1.2v内核供电,属于低成本FPGA,性能和Cyclone相当,提供了硬件乘法器单元开发板名为DE2.,Startix：altera大规模高端FPGA,2002年中期推出,0.13um工艺,1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。,StratixII:Stratix的下一代产品,2004年中期推出,90um工艺,1.2v内核供电,大容量高性能FPGA,Xilinx 主流芯片,1.主流CPLD产品：,XC9500 Flash工艺PLD,常见型号有XC9536，XC9572，XC95144等

24、。型号后23位表示宏单元数量。,CoolRunner-II：1.8v低功耗PLD产品，简评：静态功耗很低，性能指标优于XC9500，主要用于用于电池供电系统，但使用者还不是非常广泛,2.主流FPGA产品Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。,Spartan-3/3L:新一代FPGA产品，结构与VirtexII类似，全球第一款90nm工艺FPGA，1.2v

25、内核，于2003年开始陆续推出。简评：成本低廉，总体性能指标不是很优秀，适合低成本应用场合，是Xilinx未来几年在低端FPGA市场上的主要产品.,Spartan-3E：xilinx最新推出的低成本FPGA，基于Spartan-3/3L，对性能和成本进一步优化。,Virtex系列是Xilinx的高端产品，也是业界的顶级产品；Xilinx公司也是凭借Virtex系列产品获得FPGA供应商领头羊的地位。Viretex5、Virtex4系列FPGA产品引领着PLD器件的潮流，主要面向电信基础设施、汽车工业、高端消费电子等领域。目前主流芯片包括：Virtex 2 Pro、Virtex 4以及Virte

26、x 5 3个系列。,（1）Virtex 2 Pro系列Virtex 2 Pro 系列在Virtex 2的基础上，增加了：第一部分是PowerPC 405处理器核，这是实现系统级功能所必需的IP硬核。第二部分是为了实现高速数据传送而设计的极速双向串行传送器。速度达到3.125Gbit/s。,Virtex 2 Pro系列FPGA主要技术特征,Virtex-4:xilinx最新一代高端FPGA产品，包含三个子系列：LX，SX，FX 简评：各项指标比上一代VirtexII均有很大提高，获得2005年EDN杂志最佳产品称号，从2005年年底开始，将逐步取代VirtexII，VirtexII-Pro,是未

27、来几年Xilinx在高端FPGA市场中的最重要的产品。Virtex 4 LX平台FPGA的特点是密度高达20万个逻辑单元，是全球逻辑密度最高的FPGA系列之一，适合于对逻辑门需要高的设计应用。Virtex 4 SX平台提高了DSP、RAM单元与逻辑单元的比例，最多可以提供512个Xtreme DSP硬核，可以工作在500MHz。SX平台的FPGA非常适合应用于高速、实时的数字信号处理领域。Virtex 4 FX平台提供了以太网MAC内核、协处理器控制器单元（APU），适用于复杂计算和嵌入式处理应用。,Virtex-II Pro系列器件的结构,1、CLB,（1）Slice的结构,（2）分布式RA

28、M 每个函数发生器可以构成161的同步RAM资源，这部分RAM资源称为分布式可选择RAM单元。一个CLB中的RAM的构造方式有如下几种：168bit单口RAM324bit单口RAM642bit单口RAM128 1bit单口RAM16 4bit双口RAM32 2bit双口RAM64 1bit双口RAM,（3）移位寄存器,每个函数发生器，除了可以构造成分布式RAM之外，还可以构造成16位移位寄存器，移位寄存器的写入是同步的，读出可动态进行，CLB中的移位链逻辑，可以将CLB中由函数发生器构造的移位寄存器级联，形成128位的移位寄存器。,（4）多路选择器 Virtex-II Pro中的函数发生器和与

29、其相关的多路选择器可以组成宽位的多路选择器：用一个Slice可以组成一个四选一的选择器，用二个Slice可以组成一个8选一的选择器，用一个CLB可以组成一个16选一的多路选择器，用二个CLB可以组成一个32选一的多路选择器.,2、嵌入式块RAM 每个RAM模块上有两个独立的数据端口，分别由两组独立的时钟和控制信号控制，同步存取同一个存储单元区域。每个端口的控制信号功能是相同的，这些控制信号由时钟CLK、时钟许可EN、写许可WE、置位/复位和地址线组成。块RAM可被配置为单端口RAM、双端口RAM、FIFO等常用存储器结构。单片块RAM的容量为18kbit，即位宽为18bit,深度为1024。可

30、以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽x深度）不能大于18kbit；其次，位宽最大不能超过36bit。可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不受上面两个原则限制。,3、嵌入式乘法器,在Virtex-II Pro器件中，每列RAM模块的旁边，排列着一列18bit 18bit的嵌入式乘法器模块，它们可以和RAM模块组合，也可以独立地使用。乘法器模块的工作速度，以XC2VP30为例，当数据由块RAM输入时，最高乘法频率为88MHz；当数据由寄存器输入时，最高乘法频率可达105MHz。,4、全局时钟多路缓冲器,Virtex-II

31、 Pro的时钟分布,5、数字时钟管理器DCM,数字时钟管理器DCM提供了大量有效的时钟管理功能，包括无扭曲时钟信号生成、频率合成和时钟移相。DCM使用全数字延时线，产生高精度的时钟相位和频率控制。,6、输入输出模块,Virtex-II Pro的输入输出模块IOB是高性能的IOB，每4个IOB连到一个开关矩阵，4个IOB分成2组，可以构成4个单端输入/输出或者2个双端差分输入/输出。,单端输入/输出支持19种I/O标准，双端差分输入输出支持8种I/O标准。,7、嵌入式RISC处理器软核MicroBlaze,MicroBlaze是Xilinx开发的32位RISC处理器软核，支持Spartan II

32、I系列和Virtex系列FPGA实现系统级芯片。MicroBlaze采用哈佛结构，指令执行分五段，即取指段IF、译码段OF、执行段EX、存储器存取段MEM、回写段WB。MicroBlaze的体系结构有五个版本，即V2.10a、V3.00a、V4.00a和V5.00a，V5.00a按五级流水线组织，其余各版均为三级流水线组织。MicroBlaze的数据采用大端对齐的方式，支持字、半字和字节三种格式。,MicroBlaze的指令均为32位指令，指令集共124条，分为A类指令和B类指令两类。A类指令有二个源寄存器操作码和一个目的寄存器操作码，B类指令有一个源寄存器操作码、一个目的寄存器操作码和一个1

33、6位立即数。,MicroBlaze 的A类指令格式,MicroBlaze 的B类指令格式,嵌入式处理器软核MicroBlaze的结构,8、嵌入式PowerPC 405 处理器核,PowerPC 405处理器的结构,PowerPC 405处理器是32位RISC处理器，采用哈佛结构和五级流水线操作，最高工作频率达300MHz，支持IBM的Core-ConnectTM总线，具有低功耗性能，整个处理器的功耗为0.9mW/MHz。,CPU,中央处理单元CPU PPC405处理器的中央处理单元采用五级流水线操作，这五级流水线是取指、译码、执行、回写和装入写回（load write-back）。CPU由执行

34、单元EXU和取指译码单元组成。执行单元包含有32个32位通用寄存器、算术逻辑运算单元ALU和乘累加单元MAC，支持乘累加操作和16位带符号数或无符号数的半字乘指令。执行单元中的硬件乘除单元支持整数快速乘除运算，整数乘法4个周期完成，整数除法35个周期完成。,存储器管理单元PPC405处理器支持4GB的寻址空间，存储器管理单元MMU提供地址转换和保护功能。PPC405的MMU采用变页长的方法支持需求分页方式的虚拟存储器管理，使用的页长可以是1KB、4KB、16KB、64KB、256K、1MB、4MB或16MB。这种虚拟存储器管理方式可有效地提高存储器的效率。,Cache单元 PPC405处理器有

35、一个指令Cache单元（ICU）和一个数据Cache单元（DCU），处理器对存储器的访问是通过指令Cache和数据Cache进行的。Cache的数据更新按最近最少使用（LRU）替换策略进行，一旦Cache行注满，Cache控制器就更新最近最少使用的那一行。,定时器 PPC405处理器内有一个64位的时间基准和三个定时器，时基的时钟可以是CPU的时钟，以与CPU同步，也可以用外部时钟源。三个定时器的计数与时基同步。这三个定时器是可编程间歇定时器PIT（Programmable Interval Timer），固定间歇定时器FIT（Fixed Interval Timer），以及“看门狗”定时器W

36、DT。调试单元 支持ROM Monitor和软件调试的内部调试模式支持JTAG调试的外部调试模式调试等待模式实时跟踪模式,9、极速双向串行传送器,极速双向串行传送器是Xilinx公司在2001年首次提出的一种数据传输技术，2001.11发布了极速双向串行传送器的第一个版本，经不断修改和完善，到2004年12月发布了V 2.5版，在Virtex II Pro系列器件上首先应用，用于总线之间或子系统之间的高速数据传送。2005年3月，在极速双向串行传送器基础上，Xilinx公司又提出了极速多G双向串行传送器（RocketIO Multi-Gigabit Transceiver），并将其命名为MGT

37、，其传送速率高达6.25Gb/s，该技术在Virtex 4-FX系列器件上得到应用。极速双向串行传送器是一个全双工串行传送器，整个传送器由物理媒体接触PMA（Physical Media Attachment）和物理编码子层PCS（Physical Coding Sublayer）两部分组成。,PMA包括3.125Gb/s的并串转换器（serializer）和串并转换器（deserializer）、发送（TX）/接收（RX）缓冲器、时钟发生器和时钟恢复电路等组成。PCS包括可旁路的8bit/10bit编码器和解码器、弹性缓冲器以及循环冗余码（CRC）检验单元等组成。发送器由CRC发生单元、8b

38、it/10bit编码器、发送FIFO、输出极性控制器、并串转换器和发送缓冲器等部件构成。接收器由接收缓冲器、串并转换器、分段符检测重组逻辑、可旁路8bit/10bit解码器、CRC校验和弹性接收缓冲器等部件组成。,FPGA实验系统概述,SEED-XDTK XUPV2Pro 教学实验平台，该平台的主处理器模块是原装XUPV2PRO 大学计划板卡，是由Xilinx 公司设计的XUP Virtex-II Pro 开发系统（XUPV2Pro 板卡）。实验平台除了主处理器模块外还提供了一块SEED-XDTK_MBOARD板卡做的功能补充。,FPGA实验系统概述,SEED-XDTK XUPV2Pro 实验

39、箱原理框图,FPGA实验系统概述,主处理模块XUPV2Pro 板卡概述,XUPV2Pro 原理框图：,FPGA实验系统概述,板卡的处理器芯片是Virtex-II Pro 系列的FPGA（XC2VP30FFG896C）片内集成两片32 位的PowerPc 405 处理器内核8个I/O bank8 个DCM30816 个LogicCells136 个18*18 Bit 多功能模块最大可用IO 管脚为644可配置逻辑模块（CLB）13696 个Slice136 个18kb 的Block RAM,XUPV2Pro 板卡处理器芯片简介,FPGA实验系统概述,外扩同步Double Data Rate（DD

40、R）SDRAM，容量最大为2GB采用了一个Xilinx公司的System ACETM 控制器（管理FPGA的配置），System ACETM 控制器有几个端口：CompactFlashTM 接口（CF）、JTAG 配置接口、MPU（Microprocessor）接口以及JTAG 测试接口采用Xilinx 公司的Platform FLASH，用于固化程序，进行高速的SelectMAP FPGA 配置两路立体声音频输入/输出接口：输入输出各2通道，支持8KHz96KHz16/20/24/32-位采样一路RS-232 DB9 串行接口：1Mbaud两路PS-2接口，可以接键盘与鼠标,XUPV2Pro

41、 板卡资源介绍,FPGA实验系统概述,一路10M/100Mbass-TX 标准以太网设备 10M/100Mbase-TX 标准，标准的带红、绿、黄3 个LED 指示灯的RJ45连接器，绿灯指示连接状态，黄灯指示数据传输或传输速度。一路XSGA输出：VGA 接口，RGB 格式 四路MGT（Multi-Gigabit Transceivers）扩展接口 1路为SMA 接口，用户提供时钟输入 3路为SATA 接口，两个主端口一个目标端口 SATA 接口时钟75MHZ4路LED 显示接口4路拨码开关输入5路按键输入,XUPV2Pro 板卡资源介绍,FPGA实验系统概述,6路扩展接口 与80 个Virt

42、ex-II Pro I/O 管脚相连接的，带有电压保护。1路高速扩展接口 与40 个Virtex-II Pro I/O 管脚相连接的支持“Golden”和“User”FPGA 配置bitstream 文件提供一路USB 配置端口提供一路JTAG 配置端口100MHz系统时钟，75MHzSATA 时钟提供板上电源提供上电复位电路、手动复位，方便安全工作温度：070摄氏度,XUPV2Pro 板卡资源介绍,FPGA实验系统概述,SEED-XDTK_MBOARD 板卡通过一颗CPLD 来实现功能的切换。1路并行高速A/D，8 位，1M1路并行高速D/A，8 位，1M1路串行高速A/D，12 位，30M

43、1路串行高速D/A，12 位，30MLCD 显示模块（122*32）8段数码管显示模块LED 点阵显示模块（16*16）1路USB 通讯模块RTC+EEPROM 模块蜂鸣器键盘模块（17 按键）7寸640 x480 液晶显示器,SEED-XDTK_MBOARD 板卡,FPGA实验系统概述,FPGA 直接控制资源包括：1.串行AD、DA2.并行AD、DA3.LCD 液晶4.蜂鸣器5.RTC 时钟芯片6.CAN 总线控制芯片FPGA 通过CPLD 控制资源包括：1.8 个LED2.LED 点阵3.8 个数码管4.17 键键盘FPGA 和CPLD 共同控制资源包括：1.USB 通讯芯片 2.TVP5150 视频芯片,