集成电路版图设计基础第三章:数字IC版.ppt
《集成电路版图设计基础第三章:数字IC版.ppt》由会员分享,可在线阅读,更多相关《集成电路版图设计基础第三章:数字IC版.ppt(63页珍藏版)》请在三一办公上搜索。
1、第三章 数字IC版图,设计过程 验证电路逻辑 编译网表版图设计过程 平面布局 布置 布线 预制门阵列芯片 验证 流程图 实例,school of phye,basics of ic layout design,1,school of phye,basics of ic layout design,2,设计输入:VHDL 硬件描述语言(HDL)VerilogHDL VHDL:Very High Speed Integrated Circuits HDL 于1987年成为IEEE标准 在系统抽象方面略胜一筹 VerilogHDL:1983年由Phil Moorby首创 于1995年成为IEEE标准
2、 容易掌握,在开关电路描述方面比VHDL强很多,设计过程-验证电路逻辑,school of phye,basics of ic layout design,3,设计输入:HDL HDL:Hardware Description Language HDL编码的模拟验证要比晶体管级的SPICE模拟快得多,但不如真正的Si芯片快。硬件描述语言的特点:特点一:可以在不同的抽象层次对电路加以描述有:系统级、行为级、寄存器传输级(RTL级)、门级、开 关级(晶体管级)。特点二:在每个抽象层次的描述上都可被模拟验证,(节约成 本,缩短开发周期,保证正确性)。特点三:较高层次的HDL描述与具体的工艺实现无关,
3、便于标准 化与发展可重用技术。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,4,设计输入:HDL-从域和层次表示分层分级设计思想 域:行为域:集成电路的功能 结构域:集成电路的逻辑和电路组成 物理域:集成电路掩膜版的几何特性和物理特性的具体实现 层次:系统级:系统最高层次的抽象描述,输入输出关系 行为级:侧重于模块行为功能的实现 RTL级:完成信号在各级寄存器之间的传送任务 门级:通过调用基本门来实现 开关级:用晶体管描述,设计过程-验证电路逻辑,school of phye,basics of ic layout design,
4、5,设计输入:HDL-从域和层次表示分层分级设计思想,设计过程-验证电路逻辑,school of phye,basics of ic layout design,6,设计输入:HDL 硬件描述语言的抽象级别:行为级:有关行为和技术指标模块,容易理解 RTL级:有关逻辑执行步骤的模块,较难理解 门级:有关逻辑部件互相连接的模块,很难理解 开关级:有关物理形状和布局参数的模块,非常难理解 抽象级别和综合与仿真的关系:行为仿真:行为的验证和验证模块分割的合理性。前仿真:即 RTL级仿真,检查有关模块逻辑是否正确。逻辑综合:把RTL级模块转换成门级。后仿真:用门级模型做验证,检查门的互连逻辑功能。布局
5、布线:在门级模型的基础上加上了布线延时。布局布线后仿真:与真实的电路最接近的验证。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,7,设计输入:HDL VHDL,Verilog HDL VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,简洁,高效,灵活,语法较自由,因此赢得了大多数工程师的喜爱。VHDL和Verilog HDL两者相比,VHDL的书写规则比Verilog烦琐一些,但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教
6、授verilog。对于PLD/FPGA设计者而言,两种语言可以自由选择。如果您是ASIC(专用集成电路)设计人员,则必须首先掌握verilog,因为在IC设计领域,90以上的公司都是采用verilog进行IC设计。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,8,设计输入:HDL VHDL,Verilog HDL VHDL和Verilog HDL有很多的共同点,如硬件描述与实现工艺无关,能形式化地抽象表示电路的行为和结构,具有电路仿真与验证机制以保证设计的正确性等。目前,国内外设计者使用Verilog和VHDL的情况:美国:Ver
7、ilog:60%,VHDL:40%台湾:Verilog:50%,VHDL:50%大陆:大学,公司,设计过程-验证电路逻辑,school of phye,basics of ic layout design,9,设计输入:HDL VHDL,Verilog HDL,设计过程-验证电路逻辑,适用抽象层次的比较,school of phye,basics of ic layout design,10,设计输入:HDL VHDL VHDL 即 VHSIC HDL(VHSIC:Very High Speed IC)。它起源于美国国防部(DOD:Department Of Defense)于80年代初提出的
8、超高速集成电路发展计划VHSIC。“The DOD mandated that all digital electronic circuits be described in VHDL.”由于ADA语言是DOD支持的程序设计语言,因而VHDL 是在ADA语言的基础上发展起来的。VHDL advantages:design verification and auto-regression tests;VHDL is recommended for government contracts;VHDL commercial models are available for purchase;VHDL
9、 is a documentation language;VHDL is a simulation language.,设计过程-验证电路逻辑,school of phye,basics of ic layout design,11,设计输入:HDL VHDL BASIC DATA TYPE:Bit BIT_VECTOR(0 TO 7)STD_LOGIC STD_LOGIC_ VECTOR(15 DOWNTO 0)I/O direction IN OUT INOUT-输入输出双向口 BUFFER-与INOUT类似,区别在于输入信号来自于实 体内部产生的回读输出的信号,即允许反馈,一般不用。,设
10、计过程-验证电路逻辑,school of phye,basics of ic layout design,12,设计输入:HDL VHDL 五大元素之“library,设计过程-验证电路逻辑,school of phye,basics of ic layout design,13,设计输入:HDL VHDL 五大元素之“library,设计过程-验证电路逻辑,school of phye,basics of ic layout design,14,设计输入:HDL VHDL 五大元素之“entity”“entity”称为实体,描述了电路器件外部情况及各信号端口的基本性质。entity enti
11、ty_name is port(p_name:port_m data_type;p_name:port_m data_type);end entity entity_name;电路的端口及其端口信号描述语句PORT()p_name端口信号名 port_m 端口模式:IN、OUT、INOUT、BUFFER data_type 数据类型:整数数据类型 INTEGER 布尔数据类型 BOOLEAN 标准逻辑位数据类型 STD_LOGIC 位数据类型 BIT,设计过程-验证电路逻辑,school of phye,basics of ic layout design,15,设计输入:HDL VHDL 五
12、大元素之“entity”标准逻辑位数据类型“STD_LOGIC”取值:(U,-Uninitialized X,-Forcing Unknown 0,-Forcing 0 1,-Forcing 1 Z,-High Impedance W,-Weak Unknown L,-Weak 0 H,-Weak 1-,-Dont Care);位数据类型”BIT”取值:BIT数据类型的信号规定的取值范围是逻辑位1,0。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,16,设计输入:HDL VHDL 五大元素之“architecture”“archi
13、tecture”称为结构体,结构体负责描述电路内部逻辑功能或电路结构,并行语句,可以同时存在多个。architecture architecture_name of entity_name is architecture_declarations(说明语句)begin concurrent_statements(功能描述语句)end architecture architecture_name;说明语句:包括在结构体中需要说明和定义的数据对象、数 据类型、元件调用声明等。并非必须的。功能描述语句:必须的,给出相应的电路功能描述语句,可以是 并行语句、顺序语句或他们的混合。,设计过程-验证电路逻
14、辑,school of phye,basics of ic layout design,17,设计输入:HDL VHDL 五大元素之“process”“process”进程语句和顺序语句,VHDL所有合法的顺序描述语句必须放在进程语句中,如IF_THEN_ELSE_END IF等。process_label:process(sensitivity_list)is process_declarations begin sequential_statements end process process_label;sensitivity_list:敏感信号表,通常要求把进程中所有的输入信号都放在敏
15、感信号表中。process的执行依赖于敏感信号的变化,当某一敏感信号发生跳变,就将启动此进程语句,而在执行一遍整个进程的顺序语句后,便返回进程的起始端,进入等待状态,直到下一次敏感信号中某一信号跳变才再次进入“启动-运行”状态,再执行一遍进程。一个结构体中,可以存在多个进程,它们是并行的,而任意一个进程属于顺序语句。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,18,设计输入:HDL VHDL 五大元素之“configuration”“configuration”决定使用哪一个“architecture”。configuratio
16、n结构:configuration configuration_name of entity_name is for architecture_name end for;end configuration_name;,设计过程-验证电路逻辑,school of phye,basics of ic layout design,19,设计输入:HDL package实例 package logic is 包头说明 type three_state_logic Is(0,1,z);constant unknown_value:three_state_logic:=0;functioninvert(i
17、nput:three_state_logic)return three_state_logic;end logic;package body logic is 包体说明 functioninvert(input:three_state_logic)return three_state_logic;begin case input is when 0=return 1;when 1=return 0;when z=return z;end case;endinvert;end logic;,设计过程-验证电路逻辑,school of phye,basics of ic layout design
18、,20,设计输入:HDL package实例 use logic.three_state_logic.logic;use logic.three_state_logic.invert;entity inverter is port(x:in three_ state_logic;y:out three_ state_logic);end inverter;architecture inverter_body of inverter is begin process(x)begin y=invert(x);-一个函数调用 wait on x;end process;end inverter_bo
19、dy;,设计过程-验证电路逻辑,use logic.all,school of phye,basics of ic layout design,21,设计输入:HDL VHDL实例 library IEEE;use IEEE.std_logic_1164.all;library ch60hp231d;use ponents.all;entity NAND2 is port(A:in std_logic;B:in std_logic;Z:out std_logic);end NAND2;,设计过程-验证电路逻辑,school of phye,basics of ic layout design,
20、22,设计输入:HDL VHDL实例 architecture STRUCT of NAND2 is signal I:std_logic;begin U0:an02d1 port map(A,B,I);U1:in01d1 port map(I,Z);end STRUCT;,设计过程-验证电路逻辑,school of phye,basics of ic layout design,23,设计输入:HDL VHDL实例 architecture DATAFLOW of NAND2 is begin Z=A nand B;end DATAFLOW;architecture RTL of NAND2
21、 is begin process(A,B)begin if(A=1)and(B=1)then Z=0;else Z=1;end if;end process;end RTL;,设计过程-验证电路逻辑,school of phye,basics of ic layout design,24,设计输入:HDL VHDL实例 configuration cfg_nand2 of NAND2 is for RTL end for;end cfg_nand2;,设计过程-验证电路逻辑,school of phye,basics of ic layout design,25,设计输入:HDL Veril
22、og HDL Verilog HDL 是在C语言的基础上发展起来的一种硬件描述语言。它是由GDA(Gateway Design Automation)公司的Phil Moorby在1983年首创的,最初只是设计了一个仿真与验证的工具,之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出了他的第三个商用仿真器VerilogXL,并获得了巨大的成功,从而使Verilog HDL得到了推广应用。1989年Cadence公司收购了GDA,使得Verilog HDL 成为了该公司的独家专利。1990年Cadence公司公开发表了Verilog HDL,并成立OVI(Open Veri
23、log International)组织以促进Verilog HDL 语言的发展。1995年Verilog HDL成为IEEE标准。Cadence custom tools:Cadence VLSI tools:Virtuoso Schematic Editor NC-Verilog(LDV)Spectre Simulation Buildgates Virtuoso Layout Editor Silicon Ensemble(SE)Diva,设计过程-验证电路逻辑,school of phye,basics of ic layout design,26,设计输入:HDL Verilog H
24、DL发展历史,设计过程-验证电路逻辑,school of phye,basics of ic layout design,27,设计输入:HDL Verilog HDL的应用-ASIC 和FPGA设计师可用它来编写可综合的代码。-描述系统的结构,做高层次的仿真。-验证工程师编写各种层次的测试模块对具体电路设计工程师 所设计的模块进行全面细致的验证。-库模型的设计:可以用于描述ASIC 和FPGA的基本单元(Cell)部件,也可以描述复杂的宏单元(Macro Cell)。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,28,设计输入:
25、HDL Verilog HDL的特点-既能进行面向综合的电路设计,也能进行电路的模拟仿真;-多层次上对设计系统进行描述,从开关级、门级、寄存器传输 级(RTL)到行为级,设计规模任意;-灵活的电路描述风格:行为、结构、数据流或混和;-行为描述语句(条件、赋值、循环等)类似于软件高级语言,便于使用;-内置各种基本逻辑门(and,or,nand,etc.)以及开关级元件(pmos,nmos,cmos);-用户定义原语(UDP):组合、时序逻辑。,设计过程-验证电路逻辑,school of phye,basics of ic layout design,29,设计输入:HDL Verilog HDL
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 集成电路 版图 设计 基础 第三 数字 IC

链接地址:https://www.31ppt.com/p-6066361.html