基于ModelSim的仿真.ppt

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1、第4章 基于ModelSim的仿真,4.1 ModelSim的仿真方法4.2 Quartus II和ModelSim联合仿真,4.1 ModelSim的使用方法,4.1.1 ModelSim软件简介 ModelSim 是业界最优秀的 HDL 语言仿真器。它提供最友好的调试环境，是业界唯一单一内核支持VHDL、Verilog HDL 和 SystemC 混合仿真的仿真器，同时也支持业界最广泛的标准如 Verilog 2001、SystemVerilog 等，内部集成了用于 C/C+，PLI/FLI和 SystemC 的集成 C 调试器。支持众多的 ASIC和 FPGA厂家库，可以用于 FPGA

2、和 ASIC 设计的 RTL 级和门级电路仿真。是作 FPGA/ASIC 设计的RTL 级和门级电路仿真的首选全面支持UNIX(包括 64 位)、Linux和 Windows平台。,3,ModelSim分几种不同的版本：SE、PE和OEM，其中集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。比如为Altera提供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为ModelSim XE.SE版本为最高级版本,在功能和性能方面比OEM版本强很多,比如仿真速度方面,还支持PC、UNIX、LIUNX混合平台。

3、,为什么要学Modelsim?1.2.Modelsim的安装,5,同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。解压安装工具包开始安装，安装时选择Full product安装。当出现Install Hardware Security Key Driver时选择否。当出现Add Modelsim To Path选择是。出现Modelsim License Wizard时选择Close。在C盘根目录新建一个文件夹flexlm，用Keygen产生一个license.dat,然后复制到该文件夹下。修改系统的环境变量。右键点击桌

4、面我的电脑图标，属性-高级-环境变量-（系统变量）新建。按下图所示内容填写，变量值内如果已经有别的路径了，请用“；”将其与要填的路径分开。LM_LICENSE_FILE=c:flexlm license.dat,6,仿真仿真分为功能仿真,门级仿真,时序仿真功能仿真(前仿真,代码仿真)主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计的最初阶段发现问题,可节省大量的精力门级仿真和时序列仿真(后仿真)使用综合软件综合后生成的门级网表进行仿真,不加入

5、时延文件的仿真就是门级仿真.可以检验综合后的功能是否满足功能要求,其速度比功能仿真要慢,比时序仿真要快.在门级仿真的基础上加入时延文件(.sdf)的仿真就是时序仿真,比较真实地反映了逻辑的时延与功能.综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违,4.1.2 基本仿真步骤建立工作库/建立资源库编译源代码启动仿真器执行仿真,4.1.3 各个界面介绍ModelSim仿真软件在默认条件下提供了主窗口、结构窗口、源程序窗口、信号窗口、进程窗口、变量窗口、数据流窗口、波形窗口、存储器窗口、列表窗口等 11 种不同的用户窗口。,主窗口 主窗口在Mode

6、lSim启动时直接打开的，是所有其他窗口运行的基础。通常情况下主窗口分为工作区和脚本区（也叫命令控制台）两个部分，通过工作区可以很方便地对当前的工程的工作库以及所有打开的数据集合等进行控制，通过命令控制台可以在 ModelSim的提示符下输入所有 ModelSim命令，并且可将命令执行结果反馈回来，便于实时掌握运行情况。主窗口的典型形式如所示。,工作区,脚本区,命令输入,数据流窗口 数据流窗口（Dataflow）是一般仿真软件都提供的一个通用窗口，通过该窗口可以跟踪设计中的物理连接，跟踪设计中事件的传播，也可以用来跟踪寄存器、网线和进程，极大地丰富了调试方法。数据流窗口中可以显示进程（可以是

7、Verilog 的一个模块）、信号、网线和寄存器等，也可以显示设计中的内部连接。窗口中有一个内置的符号表，映射了所有的 Verilog基本门，例如与门、非门等，这些符号可以在数据流窗口中显示。其他的 Verilog 基本组件可以使用模块或者用户定义的符号在数据流窗口中显示。,数据流窗口中的符号都使用了类似#ASSIGN#23#2、#ALWAY#56或module_name等信息进行说明，其中第一个#说明了这个符号的语句，第二个#后面紧跟了产生这个符号的语句所在的源文件中的行号，第三个#说明了这个语句在源文件中属于当前行的第几个语句。,列表窗口 列表窗口使用表格的形式显示仿真的结果。窗口被分为两

8、个可调整的部分，右边为信号列表，左边为仿真时间以及仿真的Delta时间。同时可以从主窗口中创建列表窗口的第二个副本，两个列表窗口可以进行不同的设置，便于仿真结果的比较，同时也可以在波形比较时对相应得数据进行列表对比。,源文件窗口 源文件窗口主要用来显示和编辑 HDL 源文件代码。ModelSim 源文件窗口是一个很优秀的硬件描述语言编辑工具，在这个窗口中可以显示文件的行号，同时可以使用“新建”按钮打开语言模板来方便源代码的编写，语言模板会根据编写的源文件的类型自动调整。,波形窗口 就像列表窗口可以用来查看仿真结果一样，波形窗口也可以用来显示仿真波形，并且比列表窗口更直观，所以波形窗口是最常用的

9、仿真窗口之一。波形窗口一般分为 3 个不同区域，分别用来显示信号名称以及路径，光标所在位置信号的当前值、波形等。,4.1.4 ModelSim调试功能在波形窗口中监视信号，查看仿真的波形改变当前目录到要变异的文件所在的目录建立工作库并编译相关源文件加载设计的激励文件向波形窗口中添加项目，即要监视的信号缩放波形显示在波形窗口中使用光标保存波形窗口格式,4.1.4 ModelSim调试功能使用断点、断点设置方法在源文件窗口中打开要调试的源文件，找到要设置断点的地方在要设置断点的行的红色行号后面单击鼠标左键，行号后出现的红色圆圈表示断点设置成功。当仿真被断点停止后可以查看信号当前值在信号窗口中查看各

10、个信号的当前值在源程序窗口中，将光标悬停在需要查看的信号上，会出现一个注释说明信号当前值可以通过主窗口命令台中使用examine查看,18,功能仿真,功能仿真需要的文件1设计HDL源代码：可以使VHDL语言或Verilog语言。2测试激励代码：根据设计要求输入/输出的激励程序3仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO、ADD_SUB等 仿真步骤 以2选1多路器为例给出详细步骤1.启动modelsim软件先在c盘建立文件夹count4,在modelsim中选择File-Change Directory,在弹出的Choose folder对话框中设置目录路径为c:/XX

11、XX2.建立工程在modelsim中建立project,选择File-New-Project.在Project Name栏中填写你的项目名字，建议和你的顶层文件名字一致。Project Location是你的工作目录，你可通过Brose按钮来选择或改变。Ddfault Library Name可以采用工具默认的work。Workspace窗口的library中就会出现work库.,19,20,3.为工程添加文件工程建立后,选择Add Exsiting File后，根据相应提示将文件加到该Project中,21,22,4.编译文件编译（包括源代码和库文件的编译）。编译可点击ComlileComl

12、ile All来完成。,5.装载文件(1)双击libray 中work中的t装载(2)点击simulate start simulation按右图设置,点击ok,23,6.开始仿真点击workspace下的sim,点击count_tp,选择add add to wave然后点run all,开始仿真,24,7.退出仿真在仿真调试完成后退出仿真,在主窗口中选择simulate end simulation,25,补充:(1)也可以不加testbench,仿真步骤跟前面相似,装载文件时双击muxtop在sim中点击muxtop,add add to wave对输入信号sel、a、b编辑测试波形,点

13、击run-all,26,(2)我们可以在modelsim内直接编写TestbenchModelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。点View-Source-Show Language Templates然后会出现一个加载工程，接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,展开Verilog项，双击Creat Testbench会出现一个创建向导选择Specify Design Unit工作库下的目标文件，点Next可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。这时在Tes

14、tbench内会出现对目标文件的各个端口的定义还有调用函数 接下来，设计者可以自己往Testbench内添加内容了，然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中.,4.1.6 门级仿真和时序仿真 仿真需要的文件 1综合布局布线生成的网表文件2测试激励3元件库Altera仿真库的位置为X:alteraquartus80edasim_lib4时序仿真的话，还需要具有时延时延信息的反标文件（sdf）门级仿真有两种方法(1)工程编译成功后自动启动Modelsim运行门级仿真(2)先在quartus中生成网表文件和时延文件,然后调用modelsim进行仿真工程编译成功后

15、自动启动Modelsim运行门级仿真1.Quartus中设置仿真工具打开quartus,建立工程,选择Assignments|EDA Tool Settings，选择左栏的“Simulation”,设置如下:,然后，我们单击下方的“More Settings”按钮，弹出“More Settings”对话框.这种门级仿真的testbench有两种方法生成(1)自己手动编写testbench t.v,然后点击quartus的start compilation,开始编译,我们会发现QuartusII 状态栏多出两项“EDA Netlist Writer”和“EDA Simulation Tool”,

16、在modelsim中我们可以看到,modelsim自动把仿真所需要元件库库文件加了进来,不用我们手动加入,同时仿真结果也出来了.退出ModelSim 后，QuartusII 才完成全部编译,运行ModelSim 后会弹出“Finish Vsim”对话框，单击“否”,(2)利用quartus II生成testbench文件在quartus II界面选择FileNew,新建一个波形文件,编辑仿真信号的激励源,最后保存带有激励信号的波形文件.,转换:Quartus II提供了把.vwf文件转换成.vt的功能,选择主菜单File Export,可以保存为.vt或者.v文件,对仿真没有影响,先在quar

17、tus中生成网表文件和时延文件,然后调用modelsim进行仿真Quartus II 中设置仿真工具,more settings 也不用设置,设置完后,成功编译,quartus II会自动在当前project目录下生成一个simulation目录,在该目录下有一个Modelsim的文件夹,此文件夹下有仿真所需要的网表文件及延时反标文件.如果使用vhdl语言,则网表文件是.vho,反标文件是.sdo;如果使用verilog语言,则网表文件是.vo,sdf文件也是.sdo.,这个时候的testbench最好是自己手动编写的,这里是t.vModelsim后仿真主要步骤建立库并映射库到物理目录；编译T

18、estbench；执行仿真。,建立库仿真库是存储已编译设计单元的目录，modelsim中有两类仿真库，一种是工作库，默认的库名为work,另一种是资源库。Work库下包含当前工程下所有已经编译过的文件。所以编译前一定要建一个work库，而且只能建一个work库。资源库存放work库中已经编译文件所要调用的资源，这样的资源可能有很多，它们被放在不同的资源库内.映射库用于将已经预编译好的文件所在的目录映射为一个modelsim可识别的库，库内的文件应该是已经编译过的，在Workspace窗口内展开该库应该能看见这些文件，如果是没有编译过的文件在库内是看不见的。在Modelsim中加入Quartus

19、的仿真库有两种方法:1.自己新建一个库,用来存放仿真需要调用的仿真文件2.把Altera的器件加到了work这个library里,利用方法1进行后仿真1.在modelsim中建立project与功能仿真相似,建立工程muxtop,并加入文件muxtop.vo,t.v,库文件cycloneii_atoms.v,此时就不需要源代码文件了.在成功建立Project后，Modelsim会增加一个页面，点击Modelsim左下角的Library 点击FileNewLibrary。在在Library Name中输入库名，该名应和Altera的库名保持一致。这里取名为cycloneii,所需编译的库因所用H

20、DL语言的不同而不同。假设用tratix器件，对Verilog语言，则需编译STRATIX_ATOMS.文件。对VHDL，所要编译的库文件为STRATIX_ATOMS.VHD和STRATIX_ATOMS_COMPONENTS.VHD；2.编译库文件和网表,完成以上进程后,点击workspace下方的project,选择cycloneii_atoms.v,设置其属性如下,然后对cycloneii_atoms.v单独编译,编译后可看到cycloneii库里有很很多文件,这些都是仿真是要用到的,然后分别编译muxtop.vo,t.v3.仿真准备已经准备了仿真所需要的所有的文件.选择simulates

21、tart simulation.单击libraries标签,单击add按纽,将刚才建立的cycloneii加入,在design标签栏中做如下设置,如果是对时序仿真,还要加入sdf文件,单击sdf,再单击add,将生成的.sdo文件找到，加入.sdo文件后,做如下设置:在Apply to Region框内填入反标文件所对应的模块。Count_tp为测试激励程序，mycount为被仿真的模块在激励程序中的例化名字。单击ok将sdf文件加入，然后单击load，就可已开始仿真了。,利用方法2进行后仿真把Altera的器件加到了work这个library里把需要的altera仿真库拷贝到你要编译的文件所

22、在的文件夹里。先编译这个文件，等于是把Altera的器件加到了work这个library里。然后再在library下编译你要用的文件就可以了。这样方便些,也不用建立新库了。,如何仿真altera中的megacore呢?跟上面所讲的仿真没什么差别仿真megacore在时,一般要用到altera仿真库中的220model.v 和altera_mf.v 以fifo为例:用MEGA生成一个FIFO.V并添加到modelsim工程中必须为FIFO.V添加支撑文件(这几个问题建要比FIFO.V先编译),位于.alteraquartus80edasim_lib要添加的文件如下:220model.v alte

23、ra_mf.vcycloneii_atoms.v(这个是根据你altera的Fpga器件决定)详细操作步骤可见文档PLL在MODELSIM SE中的仿真步骤,利用modelsim进行系统仿真 以LED 实验为例在quartus中建立工程,在sopc builder中建立系统,如下:,点击generate前设置modelsim路径,然后generate选择“File|SOPC Builder Setup”选择ModelSim 安装目录下的“Win32”文件,单击“Run Nios II IDE”按钮运行NiosII IDE新建工程,源代码如下#include system.h#include a

24、ltera_avalon_pio_regs.h#include alt_types.hint main(void)_attribute_(weak,alias(alt_main);int alt_main(void)alt_u8 led=0 x2;alt_u8 dir=0;volatile int pio_led_data=0;volatile int i;while(1)if(led,编译前进行一些设置，右击工程名选择“System Library Properties”，在对话框中选择“Small C library”，否则应用程序文件太大，“ram_0”空间不够。然后，选择“Projec

25、t|Build all”进行编译。运行ModelSim 进行仿真。选择“Run|Run”，选择“NiosII ModelSim”单击左下角“New”。工程为“hello_led_0”。,单击“Run”ModelSim 运行,在Transcript 窗口中输入命令“s”回车，该命令是把所有设计文件加载到工程中,再执行“c”回车，对工程进行重编译。然后，执行“w”回车命令，建立波形文件。把“Wave”窗口中所有信号全部删除，然后在“Objects”窗口中选择仿真信号“clk”、“reset_n”和“out_from_the_pio_led”右击添加到“wave”窗口中。,4.2 Quartus II和ModelSim联合仿真,4.2.1 EDA工具使用方法 1.EDA工具选项 2.为工程设置EDA工具 3.执行仿真（1）方法一（2）方法二4.2.2 ModelSim仿真实例,