《计算机组成原理》复习综合题总结.ppt

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1、某计算机主存容量为1024块，Cache容量为32行，采用组相联映射，Cache每组4行，每行64个字。假设开始时Cache为空，CPU从主存单元0,1,2.3071依次读出3072个字，替换使用LRU算法，求命中率。如果再重复2次,求命中率。,解：0 3071 一共48个块 h=（3072-48）/3072=98.4%第二次 0-15需要替换,未命中16次 16-31命中,32-47需要替换,未命中16次 h=（3072*3-48-32*2）/(3072*3)=98.8%,某计算机有8条微指令I1I8，每条微指令所包含的微命令控制信号见下表,a-j 分别对应10种不同性质的微命令信号。假设一

2、条微指令的控制字段仅限8位，请安排微指令的控制字段格式。,解：为了压缩指令字的长度，必须设法把一个微 指令周期中的互斥性微命令信号组合在一个 小组中，进行分组译码。,经分析，（e,f,h）和（b,i,j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,c,d,g 四个微命令信号可进行直接控制。,已知某机采用微程序控制方式，控存容量为51248位，微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。请问：微指令中的三个字段分别应多少位？,假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4

3、位；因为控制容量为512单元，所以下地址字段为9位；微命令字段是（484-9）=35 位。,控存容量为8单元，运算器结构如图，R1、R2、R3 是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0、AS1和BS0、BS1端控制，例如BS0BS1=11时，选择R3，BS0BS1=01时，选择R1，ALU是算术/逻辑单元。S1S2为它的两个操作控制端。其功能如下：S1S2=00时，ALU输出=A S1S2=01时，ALU输出=A+B S1S2=10时，ALU输出=A B S1S2=11时，ALU输出=AB请设计控制运算器通路的微指令格式。,解：采用水平微指令格式，且直接控制方式，顺序控制

4、字段假设4位，其中一位判别测试位：当P=0时，直接用AR1AR3形成下一个微地址。当P=1时，对AR3进行修改后形成下一个微地址。,某机运算器框图如下，BUS1BUS3为3条总线，信号a、h、LDR0LDR3、S0S3等均为电位或脉冲控制信号。图中哪些是相容微操作信号？哪些是相斥微操作信号？采用微程序控制方式，设计控制字段微指令格式，并列出各控制字段的编码表。,相斥：L,R,S,N;S0,S1,S2,S3;a,b,c,d;e,f,g,h;相容：LDR0,LDR1,LDR2,LDR3,i,j,+1 LDR0,LDR1,LDR2,LDR3,i,j,+1与相斥组中的任意信号 相斥组中的一个信号与其他

5、相斥组的任意信号,下图为某处理机逻辑框图，有两条独立的总线BUS1、BUS2和两个独立的存储器IM、DM。已知指令存储器IM的最大容量为16384字（字长18位），数据存储器DM的最大容量为65536字（字长16位）。（1）分析下列各寄存器的位数：程序计数器PC、指令寄存器IR、累加器AC0和AC1、通用寄存器R0-R3、指令存储器地址寄存器IAR、指令存储器数据寄存器IDR、数据存储器地址寄存器DAR、数据存储器数据寄存器DDR。（2）LDA A 指令的功能为（A）AC0，画出指令周期流程图如下，在横线处标出相应的微操作控制信号序列。,（2）LDA A 指令的功能为（A）AC0，画出指令周期

6、流程图如下，在横线处标出相应的微操作控制信号序列。,C3、IARin,RD、IDRin,C6、IRin、+1,C13、DARin,R/W=R、DDRin,C9、AC0in,CPU的数据通路如图所示。运算器中R0R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号。机器指令“LDA(R3),R0”实现的功能是：以(R3)的内容为数存单元地址，读出数存该单元中数据到通用寄存器R0中。请画出该取数指令周期流程图，并在CPU周期框外写出所需的微操作控制信号

7、。,机器指令“LDA(R3),R0”功能：以(R3)的内容为数存单元地址，读出数存该单元中数据到通用寄存器R0中,设某机有5级中断：L0L4,优先次序为L0最高,L1次之,L4最低。现要求将中断程序的处理次序改为L1-L3-L0-L4-L2，试问：（1）下表中各级中断处理程序的各中断级屏蔽值如何设置（每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽）？（2）若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。,1 0 1 0 1,1 1 1 1 1,0 0 1 0 0,1 0 1 1 1,0 0 1 0 1,5级中断L0L4,优先次序为L0最高,

8、L1次之,L4最低。现要求将中断程序的处理次序改为L1-L3-L0-L4-L2，若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。,某计算机的中断系统有4个中断源，每个中断源对应一个屏蔽码，该位为“0”表示允许中断，该位为“1”表示中断屏蔽。中断响应的优先次序为1234，中断的处理次序和中断的响应次序是一致的。（1）各级中断处理程序的各中断级屏蔽值如何设置，完成CPU的运动轨迹。（2）在不改变中断响应次序的条件下，通过改写屏蔽码可以改变中断处理次序，要使中断处理次序改为1432，则各级中断处理程序的各中断级屏蔽值如何设置，完成此时CPU的运动轨迹。,解：（1）

9、中断响应的优先次序为1234,（2）在不改变中断响应次序的条件下，通过改写屏蔽码可以改变中断处理次序，要使中断处理次序改为1432。,中断响应的优先次序为1234，在不改变中断响应次序的条件下，通过改写屏蔽码可以改变中断处理次序，要使中断处理次序改为1432。,某计算机的外部设备具有三级中断功能，中断响应次序基本上由硬件排队电路决定，但可利用各个外部设备控制器中的中断屏蔽控制位来封锁本设备的中断请求信号。设所有中断处理程序的执行时间相同，均为T，在5T时间内共发生5次中断请求信号。如图示。（1）请图示各个中断处理程序占用的时间段及中断程序完成的次序。（2）软件进行干预，当执行中断处理程序时，屏蔽二级中断。请图示各个中断处理程序占用的时间段及中断程序完成的次序。,（2）软件进行干预，当执行中断处理程序时，屏蔽二级中断。请图示各个中断处理程序占用的时间段及中断程序完成的次序。,由于进行了软件干预，当执行的中断服务时，不能被打断。所以中断处理程序占用的时间段及中断程序完成的次序如图。,