理解常用中规模集成编码器.ppt

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1、教学要求,理解常用中规模集成编码器、译码器电路的结构及应用。掌握编码器、译码器的逻辑功能，设计方法。重点、难点：编码器、译码器的逻辑功能。中规模集成编码器、译码器电路的结构及应用。作业：,4.1 编码器,所谓编码就是赋予选定的一系列二进制代码以固定的含义。（从码的角度看）给输入信号一个特定代码。（从信号角度看）,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,一、二进制编码器,将一系列信号状态编制成二进制代码。,（一）3位二进制编码器例：用与非门组成三位二进制编码器,-八线-三线编码器,设八个输入端为I0I7，八个信号，与之对应的输出设为Y0、Y1、Y2，共三位二进制数

2、。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出真值表，然后写出逻辑表达式并进行化简，最后画出逻辑图。,真值表,输入8个互斥的信号输出3位二进制代码,逻辑表达式,逻辑图,存在问题：几个输入信号同时出现，输出将变成不确定,解决办法：不同的信号给予不同的优先级,（二）3位二进制优先编码器 优先编码器：允许几个信号同时输入，但电路只对其中优先级别最高的进行编码，不理睬级别低的信号。,实用优先编码器（74148）：在普通编码器的基础上再增加三个控制端和两个电源端，并用负逻辑电路实现，详细参见教材第129页的图,3位二进制优先编码器,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排

3、斥的特性。,设I7的优先级别最高，I6次之，依此类推，I0最低。,真值表,逻辑表达式,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,（三）集成3位二进制优先编码器,集成3位二进制优先编码器74LS148,ST(EI)为使能输入端，低电平有效。YS(EO)为使能输出端，通常接至低位芯片的端。YS 和ST配合可以实现多级编码器之间的优先级别的控制。YEX(GS)为扩展输出端，是控制标志。YEX 0表示是编码输出；YEX 1表示不是编码输出。,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑

4、0(低电平）有效,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,二、二-十进制编码器,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0 I9。,输出：F3 F0,列出真值表如下：,（一）8241BCD码编码器,真值表,逻辑图略,参看教材127页图,输入低电平有效,（二）8421 BCD码优先编码器,真值表,逻辑表达式,逻辑图,（三）集成10线-4线优先编码器,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十

5、进制编码器均采用优先编码方案。,4.2 译码器,译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。,一、二进制译码器,将n种输入的组合译成2n种电路状态。也叫n-2n线译码器。,译码器的输入：,一组二进制代码,译码器的输出：,一组高低电平信号（只有一个高（低）电平）,(一)2位二进制译码器2-4线译码器74LS139的内部线路,1,1,1,1,1,74LS139的功能表,“”表示低电平有效。,注意与教材第134页表进行对比,体会增加控制端后，增加了何种变化,74LS139管脚图,一片74139种含两个2-4译码器,例：利用线译码器分时将采样数据送入计算机。,总线,工作原理：（以A0A1=

6、00为例）,脱离总线,(二)集成3线-8线译码器74LS138,A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。,真值表,输入：自然二进制码,输出：低电平有效,74LS138的级联,二、二-十进制译码器 集成8421 BCD码译码器74LS42,三、显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,数码显示器,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电

7、路，称为显示译码器。,显示器件：,常用的是七段显示器件,显示器件：,常用的是七段显示器件（共阴）,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0 0,0 1 1 0 0 0 0 1,1 1 0 1 1 0 1 2,e,显示译码器：,74LS48的管脚图,功能表,辅助端功能,数码显示电路的动态灭零,四、译码器的应用,1、用二进制译码器实现逻辑函数,画出用二进制译码器和与非门实现这些函数的接线图。,写出函数的标准与或表达式，并变换为与非-与非形式。,2、用线译码器设计多输出逻辑电路,从功能表可知：,二四译码器功能表,例：,用2-4线译码器产生一组多输出函数。,参考上

8、页的逻辑式,可知,接线图,3、用二进制译码器实现码制变换,十进制码,8421码,十进制码,余3码,十进制码,2421码,本节小结,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上与非门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。,教学要求,理解常用中规模集成数据选择器、数据分配

9、器、数值比较器电路的结构及应用。掌握数据选择器、数据分配器、数值比较器的逻辑功能，设计方法。重点、难点：数据选择器、数据分配器、数值比较器的逻辑功能。中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。作业：,4.3 数据选择器,从多个（一组）数据中选择一个数据（信号）进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各选择一路传输，称为m位数据选择器。,控制信号,四二选一选择器,一、4选1数据选择器,功能表,逻辑图,1、集成双4选1数据选择器

10、74LS153,二、集成数据选择器,2集成8选1数据选择器74LS151,74LS151的真值表,3、集成数据选择器的扩展,D0,D7,A0,A1,A2,D0,D7,A0,A1,A2,A0,A1,A2,A3,D8,D15,D0,D7,D0D7,D0D7,1,用两片74LS151构成十六选一数据选择器,用两片74LS151构成十六选一数据选择器,D0,D7,A0,A1,A2,D0,D7,A0,A1,A2,A0,A2,A2,A3,D8,D15,D0,D7,D8D15,D8D15,1,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，

11、可以减少连线、提高可靠性。,下面介绍用选择器和译码器设计组合逻辑电路的方法。,三、数据选择器的应用,用数据选择器设计逻辑电路,四选一选择器功能表,类似三变量函数的表达式！,基本步骤,确定数据选择器,确定地址变量,2,1,n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。,3个变量，选用4选1数据选择器。,A1=A、A0=B,逻辑函数,1,选用74LS153,2,74LS153有两个地址变量。,求Di,3,（1）公式法,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,3,画连线图,4,4,例：,利用四选一选择器实现如下逻辑函数。,与四选一选择器

12、输出的逻辑式比较,可以令：,变换,接线图,74LS153,1,用n位输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。,4.2.3 数据分配器,由地址码决定将输入数据送给哪路输出。,真值表,逻辑表达式,地址变量,输入数据,一、1路-4路数据分配器,逻辑图,二、集成数据分配器及其应用,1、集成数据分配器,把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。,由74LS138构成的1路-8路数据分配器,2、数据分配器的应用,数据分配器和数

13、据选择器一起构成数据分时传送系统,本节小结,数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。,4.4 数值比较器,比较器的分类：,（1）仅比较两个数是否相等。,（2）除比较两个数是否相等外，还要比较两个数的大小。,第一类的逻辑功能较简单，下面重点介绍第二类比较器。,一、一位数值

14、比较器,功能表,逻辑图,逻辑符号,A=B,A,B,二、多位数值比较器,比较原则：,1.先从高位比起,高位大的数值一定大。,2.若高位相等,则再比较低位数,最终结果由低位的比较结果决定。,A、B两个多位数的比较：,两个本位数,低位的比较结果,比较结果向高位输出,每个比较环节的功能表,三、集成数值比较器（四位集成数值比较器74LS85）,(AB)L,(A=B)L,(AB)L,AB,A=B,AB,数值比较器的位数的扩展例：七位二进制数比较器。（采用两片74LS85）,74LS85,74LS85,高位,低位,扩展方式：串联,16位并联数值比较器原理图 P155,例：设计三个四位数的比较器，可以对A（A

15、0，A1，A2，A3）、B（B0，B1，B2，B3）、C（C0，C1，C2，C3）进行比较，能判断：（1）三个数是否相等。（2）若不相等，A数是最大还是最小。,比较原则（均是本位比较）,先将A与B比较，然后A与C比较，若A=B A=C，则A=B=C；若AB AC，则A最大；若AB AC，则A最小。,可以用两片74LS85实现。,A=B=C,A最大,A最小,16位并联数值比较器原理图 P155,教学要求,理解串行加法器和并行加法器的工作原理。掌握半加器和全加器的逻辑功能和电路组成。重点、难点：半加器和全加器的逻辑功能。串行加法器和并行加法器电路的特点。作业：P176 4.5.1,4.5 加法器,

16、举例：A=1101,B=1001,计算A+B,0,1,1,0,1,0,0,1,1,加法运算的基本规则：,（1）逢二进一。,（2）最低位是两个数最低位的相加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,1、半加器：,半加运算不考虑从低位来的进位,A-加数；B-被加数；S-本位和；C-进位。,真值表,一、半加器和全加器,真值表,逻辑图,逻辑符号,CO,2、全加器：,an-加数；bn-被加数；cn-1-低位的进位；sn-本位和；cn-进位。,逻辑状态表见下页,相加过程中，既考虑加数、被加数又考虑低位的进位位。

17、,半加和：,所以：,逻辑图,逻辑符号,1,an,bn,cn-1,sn,cn,Scn-1,s,c,CI,CO,全加器SN74LS183的管脚图,3、集成全加器,实现多位二进制数相加的电路称为加法器。,1、4位串行进位加法器,二、多位数加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,超前进位发生器,加法器的级连,集成二进制4位超前进位加法器,三、加法器的应用,1、8421 BCD码转换为余3

18、码,BCD码+0011=余3码,2、二进制并行加法/减法器,本节小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,其它组件：,SN74H183-四位串行进位全加器。,SN74283-四位超前进位全加器。,