数字逻辑电路的EDA设计.ppt

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1、EDA(Electronic Design Automation)电子设计自动化 EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的一门新兴技术。,6.1、EDA技术概述,使用对象：专用集成电路ASIC的芯片设计研发人员广大的电子线路设计人员电子设计自动化EDA（Electronic Design Automation）技术是以大规模可编程逻辑器件为设计载体，通过硬件描述语言设计，EDA软件编译、仿真，最终下载到设计载体中，从而完成系统电路设计任务的新一代设计技术。,、EDA技术的发展及技术特色,EDA技术与计算机

2、、集成电路、电子系统设计的发展密切相关，汇集了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，开发出来的一整套电子设计系统软件。EDA技术经历了三个发展阶段。20世纪70年代的计算机辅助设计（CAD）阶段。20世纪80年代的计算机辅助工程设计（CAED）阶段。20世纪90年代电子系统设计自动化（EDA）阶段。,在这个阶段分别开发了一个个独立的软件工具，主要有电路原理图绘制、PCB（印刷电路板）图绘制、电路模拟、逻辑模拟等。它们利用计算机的图形编辑、分析和计算等能力，协助工程师设计电子线路，使设计人员从大量繁琐、重复计算和绘图工作中解脱出来。但总体来看自动化程度低，需要人工干预

3、整个设计过程。美国Accel公司开发的Tango布线软件就是最具代表性的产品。,20世纪70年代的计算机辅助设计（CAD）阶段,这一阶段的EDA工具以逻辑模拟、定时分析、故障仿真、自动布局和布线为核心，重点解决电路设计完成之前的功能测试问题，代替了设计师的部分工作，利用这些工具，设计师能在产品制造之前预知产品的功能与性能。我们所熟悉的orCAD和Protel早期的版本是这一阶段中两种典型的设计工具。但是大部分从原理图出发的EDA工具仍然不能适应复杂电子系统的设计要求，而具体化的元件图形制约着优化设计。,20世纪80年代的计算机辅助工程设计(CAED)阶段,20世纪90年代，设计师逐步从使用硬件

4、转向设计硬件，从单个电子产品的开发转向系统级的电子产品开发SOC（System on a Chip,即片上系统集成）。EDA工具是以系统级设计为核心，包括系统行为级描述与结构综合、系统仿真与测试验证、系统划分与指标分配、系统决策与文件生成等一整套的电子系统设计自动化工具。这时的EDA工具不仅具有电子系统设计的能力，而且还能提供独立于工艺和厂家的系统级设计，具有高级抽象的设计构思手段。具备上述功能的EDA软件，可以使得电子工程师在不熟悉半导体工艺的情况下，完成电子系统的设计。,20世纪90年代电子系统设计自动化(EDA)阶段,6.1.2 EDA技术的内容,三部分,大规模可编程逻辑器件,硬件描述语

5、言,EDA开发软件,一、可编程逻辑器件,集成电路,专用集成电路(ASIC),通用集成电路：TTL系列、CMOS系列、存储器、MCU,掩膜ASIC,可编程ASIC,简单可编程器件（PAL、GAL）,复杂可编程器件（CPLD）,现场可编程门阵列（FPGA）,ASIC(Application Specific Integrated Circuits)直译为“专用集成电路”，,ASIC在构成电子系统时具有以下几个方面的优越性：,提高了产品的可靠性。用ASIC芯片进行系统集成后，外部连线减少，为调试和维修带来极大的方便，系统可靠性明显提高。易于获得高性能。ASIC针对专门的用途而特别设计，它是系统设计、

6、电路设计和工艺设计的紧密结合，这种一体化的设计有利于得到前所未有的高性能系统。可增强产品的保密性和竞争力。电子产品中的ASIC芯片对用户来说相当于一个“黑盒子”。在大批量应用时，可显著降低产品的综合成本。用ASIC来设计和生产产品大幅度减少了印刷电路板面积及其他元器件数量，降低了装配调试费用。提高了产品的工作速度。缩小了体积，减轻了重量，降低了功耗。,可编程ASIC的优点（与掩膜ASIC相比）：1缩短了研制周期 可编程ASIC可以按一定的规格型号像通用器件一样在市场上买到。由于采用先进的EDA，可编程ASIC 的设计与编程均十分方便和有效，整个设计通常只需几天便可完成，缩短了产品研制周期，有利

7、于产品的快速上市。2降低了设计成本 制作掩膜ASIC的前期投资费用较高，只有在生产批量很大的情况下才有价值。这种设计方法还需承担很大的风险，因为一旦设计中有错误或设计不完善，则全套掩膜便不能再用。采用可编程ASIC为降低投资风险提供了合理的选择途径，它不需掩膜制作费用，比直接设计掩膜ASIC费用小、成功率高。3提高了设计灵活性 可编程ASIC是一种由用户编程实现芯片功能的器件，与由工厂编程的掩膜ASIC相比，它具有更好的设计灵活性。,ABEL语言 VHDL语言 Verilog HDL语言,6.4 硬件描述语言（HDL）,VHDL和Verilog-HDL语言先后成为IEEE标准,IEEE(Ins

8、titute of Electrical and Electronics Engineers)美国电气及电子工程师学会,ABEL硬件描述语言,ABEL-HDL是美国DATA I/O公司开发的硬件描述语言。支持布尔方程、真值表、状态图等逻辑表达方式，能准确地表达计数器、译码器等的逻辑功能。,由于ABEL是在早期的简单可编程逻辑器件(如GAL)的基础上发展而来的，因此进行较复杂的逻辑设计时，ABEL-HDL与VHDL、Verilog-HDL这些从集成电路发展起来的HDL相比稍显逊色。,ABEL-HDL语言的开发工具很多，有DOS版的ABEL4.0(目前主要用于GAL的开发)、Lattice的isp

9、Lever、Xilinx的Foundation等软件,ABEL硬件描述语言,MODULE A01 A,B,C,DPIN;EPIN ISTYPECOM;EQUATIONS E=!(AEND,Verilog-HDL硬件描述语言,Verilog-HDL是在1983年由GDA(Gateway Design Automation)公司的Phil Moorby首创的。Verilog-HDL是专门为ASIC设计而开发的，本身即适合ASIC设计。在亚微米和深亚微米ASIC已成为电子设计主流的今天，Verilog-HDL的发展前景是非常远大的。Verilog-HDL较为适合算法级(Algorithm)、寄存器传

10、输级(RTL)、逻辑级(Logic)和门级(Gate)设计，而对于特大型的系统级设计，则VHDL更为适合。,module AOI(A,B,C,D,E);/模块名为AOIinput A,B,C,D;/定义模块的输入端口A，B，C，Doutput E;/定义模块的输出端口Eassign E=(A/模块内的逻辑描述endmodule,Verilog-HDL硬件描述语言,VHDL硬件描述语言,VHDL(Very High Speed Integrated Circuits Hardware Description Language，超高速集成电路硬件描述语言)是美国国防部于20世纪80年代后期出于军事

11、工业的需要开发的。VHDL语言涵盖面广，抽象描述能力强，支持硬件的设计、验证、综合与测试。各种硬件描述语言中，VHDL的抽象描述能力最强，因此运用VHDL进行复杂电路设计时，往往采用自顶向下分层设计的方法。首先从系统级功能设计开始，对系统的高层模块进行行为与功能描述并进行高层次的功能仿真，然后从高层模块开始往下逐级细化描述。,ENTITY A01 ISPORT(A,B,C,D:IN BIT;E:OUT BIT);END A01;ARCHITECTURE a OF A01 ISBEGINE=NOT(A AND B)OR(C AND D);END a;,VHDL硬件描述语言,VHDL和Verilo

12、g-HDL的比较,VHDL语言是一种高级描述语言，适用于电路高级建模，综合的效率和效果都比较好。Verilog语言是一种较低级的描述语言，最适于描述门级电路，易于控制电路资源。,学习HDL的几点重要提示1.了解HDL的可综合性问题：HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。”,2

13、.用硬件电路设计思想来编写HDL:学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要我们多实践，多思考，多总结。,3.语法掌握贵在精，不在多 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。,HDL与原理图输入法的关系 HDL和传统的原理

14、图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。,HDL开发流程 用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常V

15、HDL文件保存为.vhd文件，Verilog文件保存为.v文件,2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确.,3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。,4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）6.编程下载：确认仿真无误后，将文件下载到芯片中,Lattice公司：ispLEVER Xilinx公司:F

16、oundation Altera公司:MAX+plus，Quartus,EDA设计软件,专业EDA软件商提供的，称为第三方设计软件 如Cadence、Mental、Synopsys、Viewlogic和DATA I/O公司的设计软件。第三方软件往往能够开发多家公司的器件，在利用第三方软件设计具体型号的器件时，需要器件制造商提供器件库和适配器(Fitter)软件。,ispLEVER 是Lattice 公司推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具。,作业,1、掌握频率计测量原理；,2、画出频率测量原理方框图,3、设计一个带有置零端、使能端和进位输出端的8421BCD码十进制计数器。（置零低电平有效、使能端高电平有效）,