微机原理与接口技术课件：10存储器与存储扩展.ppt

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1、10 存储器与存储扩展,1.存储系统与半导体存储器分类 2.存储器层次结构与译码电路3.随机存储器（RAM）4.只读存储器（ROM）5.CPU与存储器的连接,1 存储系统与半导体存储器的分类,1.1 存储系统,计算机的 存储器,外存储器,作用：用于存放当前运行的程序和数据，是主机一部分。特点：通常用半导体存储器作为内存储器。内存速度较高，CPU可直接读写。,作用：用于存放暂时不用的程序和数据。特点：容量大、速度较低、CPU不能直接读写。,内存储器,存储系统 通过软、硬件结合，形成了内存-外存的存储层次，即存储系统。,高速度、大容量和低成本的矛盾-存储器层次结构,1.1 存储系统,1.2 半导体

2、存储器的分类及特点,按制造工艺分：有双极型、MOS型存储器；,1.分类,闪速存储器（Flash），既具有RAM易读、写、体积小、集成度高、速度快等优点，又有ROM断电后信息不丢失等优点。,按存取方式分：有随机存取（RAM）和只读存储 器（ROM）；,按存储原理分：有静态（SRAM）和动态（DRAM）,2.半导体存储器的性能指标,性能指标:容量、存取时间、价格、集成度、功耗、可靠性、从功能和接口电路角度，最重要是芯片的容量和存取时间。（1）存储容量存储容量是指存储器存放二进制信息的总位数即：存储容量=存储单元数单元的位数芯片的容量通常采用比特（Bit）作为单位。如N8、N4、N1这样的形式来表示

3、芯片的容量(集成方式)。计算机中一般以字节B（Byte）为单位，如256KB、512KB等。大容量的存储器用MB、GB、TB为单位。,（2）存取时间 是反映存储器工作速度的一个重要指标，是指从CPU给出有效的存储器地址启动一次存储器读/写操作，到该操作完成所经历的时间。读操作：存取时间就是读出时间，即从地址有效到数据输出有效之间的时间，通常在10100ns之间。写操作：而对一次写操作，存取时间就是写入时间。（一般大于读）（3）可靠性（4）集成度（5）位价,2.半导体存储器的性能指标,3 随机存储器（RAM）,3.1 静态存储器（SRAM）存储单元,由两个增强型的NMOS反相器交叉耦合而成,1,

4、1,0,0,1,0,1.存储过程：正反馈,2.译码：行列均有效,3.读取：经控制管输 出到I/O线,特点:集成度低，功 耗较大。速度快，稳定；无刷新电路。,3.1 静态存储器,1.型号介绍 SRAM的不同规格，如2101（2564位）、2102（1K1位）、2114（1K4位）、4118（1K8位）、6116（2K8位）。,现在常用型号：6264（8K8位）和62256（32K8位）等。,2.6116 6116是2KB静态存储器芯片。,3.1 静态存储器,6116真值表,3.2 动态读写存储器（DRAM）,1.动态读写原理,DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态

5、和放电状态分别作为1和0。特点：集成度高，功耗低。速度慢于SRAM，需要不断刷新。,写入时：写选线为1，T1导通；写入的数据通过T1管存储到T2管的Cg电容中。,3.2 动态读写存储器（DRAM）,1.动态读写原理,DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为1和0。特点：集成度高，功耗低。速度慢于SRAM，需要不断刷新。,读出时：先给预充脉冲，T1导通，使读数据线寄生电容Cg充电到VDD，然后启动读选线为1，进行读出操作。,3.2 动态读写存储器（DRAM）,2.DRAM的刷新,刷新即对基本存储电路进行补充电荷 就是每隔一定时间（一般2ms）对DR

6、AM的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变。,（1）正常读/写存储器也是一次刷新（2）每隔2ms单独周期性刷新一次结构上是采用按行刷新-其时间称为刷新周期。内部划分成小矩阵，这样所有的矩阵同时进行刷新。,3.2 动态读写存储器（DRAM）,三种刷新方式（1）集中刷新方式,在最大刷新时间间隔中，集中在一个时间段对芯片的每一行都进行刷新。优点是存储器的利用率高，控制比较简单。但不适合实时性较强的系统使用。,将各刷新周期安排在每个正常读写周期之后。刷新方式的时序控制比较简单，对存储器的读写没有长时间的“死区”。但刷新过于频繁，存储器的效率

7、过低。,根据存储器需要同时刷新的最大行数，计算出每一行的间隔时间，通过定时电路提出刷新请求进行一次刷新操作。现大多数计算机都采用的是异步刷新方式。,（2）分散刷新方式,（3）异步刷新方式,3.2 动态读写存储器（DRAM）,3.DRAM芯片举例,目前常用的有4164（64K1Bit）、41256（256K1Bit）、41464（64K4Bit）和414256（256K4Bit）等类型。,（1）DRAM 4164的存储芯片结构,4 只读存储器(ROM),1 掩膜ROM,位,2 可擦编程只读存储器(EPROM),反向电压,1.EPROM的存储单元电路,PN结势垒,D、S之间导通,3 电可擦只读存储

8、器(EEPROM),擦除：若VG的极性相反也可以使电荷从浮空栅流向漏极；还可按字节擦除。,编程：隧道二极管，它在第二栅与漏极之间电压VG的作用下，使电荷通过它流向浮空栅。,4 Flash（闪速）存储器,闪速存储器是以单晶体管EPROM单元为基础。,具有可靠的非易失性、电擦除性；经济的高密度，低成本；固体性；可直接执行。能够用于程序代码和数据存 储的理想媒体；迅速清除整个器件所有内容，可字节操作；擦除和重新编程几十万次。擦写速度快，接近于RAM。,5 CPU与存储器的连接,5.1 连接存储器的基本问题 1.把握要领-紧扣三总线,CPU与存储器连接示意,AB 地址总线与容量对应；均经锁存器与主存全

9、部对应相连接。,DB数据总线根据8、16位不同，分别与高8位或低8位对应连接。,CB控制总线一般考虑CS、WE、RD、M/IO及相应的控制逻辑。,5.1 连接存储器的基本问题,1）CPU总线的带负载能力 可加驱动器或缓冲器,2）速度匹配与时序控制 尽量选快速芯片,3）数据通路匹配,4）合理的内存分配 分为ROM区和RAM区,存储器以字节为单位，16位或32位数据，放连续的几个内存单元中，称为“字节编址结构”。,2.综合考虑的因素,存储器的位数与其数据线数相对应：,3.存储器的片选与地址分配,1)正确连接存储器的关键点 合理分配存储空间，并正确译码；芯片的片选信号和字选控制,芯片单元与地址线数相

10、对应,芯片选择：在芯片地址线位数的基础上扩展地址线，,3.存储器的片选与地址分配,每只芯片均有一条片选线CS(CE)，选通芯片。,片内地址：由存储器芯片上地址线编码决定。,扩展多芯片时解决2 个问题：,2)地址线位数扩展及地址分配,3.存储器的片选与地址分配,例如扩展4片4KB字节的存储器，则第3只芯片的地址：,A11 A00 0 0 0 0 0 0 0 0 0 0 0B000H1 1 1 1 1 1 1 1 1 1 1 1BFFFH 12位芯片内地址,存储芯片的地址线扩展 扩展的地址编码放在高位，芯片地址编码放在低位。,最低最高,A15 A14 A13 A12 1 0 1 1 1 0 1 1

11、 3位扩展地址,5.2 存储器的译码方法,1.线选译码法,方法：用某一扩展位直接作 为片选信号。,优点：无译码电路，线路简单，成本低。,缺点：有地址重叠现象,浪费大量的存储空间。,存储器线选译码电路图,5.2 存储器的译码方法,1.线选译码法,方法：用某一扩展位直接作 为片选信号。,优点：无译码电路，线路简单，成本低。,缺点：有地址重叠现象,浪费大量的存储空间。,存储器线选译码电路图,A14A13A12 在同一时刻只能有一位为0 其中：A12=0 选中片1，地址空间为6000H6FFFH；（A15无关）重叠区域之一为E000HEFFFH;A13=0 选中片2，地址空间为5000H5FFFH；A

12、14=0 选中片3，地址空间为3000H3FFFH。,A2 A1 A0 Yi 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,5.2 存储器的译码方法,74LS-138是常用的3-8译码器,片选控制,译码逻辑,0,1,1,0,1,1,0,1,1,1,0,2.全译码法,常用译码器有双2-4译码器、3-8译码和4-16译码器等。,低位作为片内地址；高位扩展线全部参加译码。,5.3 存储器与CPU的连接,1.存储器的分体结构,BHE有效选中高8位（奇数体）A0=0选中低8位（偶数体）二者均有效=00时，选中16位字,高位512k8,低位512k8,为何

13、要分体：存储芯片数据线8位，CPU数据线16位,5.3 存储器与CPU的连接,N1位芯片，扩展N个字节，用8片并列成一组；1K4位芯片，扩展1KB，要用2片并列成一组。,2.位扩展,用多块存储器芯片重叠使用，并成一个字节或字长的存储体。主要是数据线按位排列，存放数据的某个对应位，并行连接到CPU的数据线上。组内每片的地址线、控制线并在一起；再与CPU的相应信号线连接。,5.3 存储器与CPU的连接,2.位扩展,读写片选控制线组内并联,组内各芯片地址线并联,数据线按位组分别连接DB,多块存储器芯片重叠使用。并成一个字节或字长的存储体。数据线按位排列，存放数据的某个对应位，并行连接到CPU的数据线

14、。组内每片的地址线、控制线并在一起；再与CPU的相应信号线连接。,5.3 存储器与CPU的连接,3.字扩展,要领：各位组地址线、数据线、读写控制线横向延伸串联。片选线经译码器分别连接。,组2,组1,组4,组3,扩展容量256B4组=1KB（组内2564位2片）,5.4 CPU与存储器典型连接,1.设计地址译码电路,步骤：（1）确定(扩展)地址线数（2）确定地址分配（3）画地址分配图和位图（4）画出地址译码电路图并连接,实用中，应尽可能选择大容量芯片，以简化电路和减少板卡面积。,5.4 CPU与存储器典型连接,例如 27C64(8K*8 EPROM)和62C64(8K*8 SRAM)构成32KB

15、的EPROM和32KB的SRAM(0000H0FFFH）。,（1）确定地址线数,64KB连续地址空间需要16根,5.4 CPU与存储器典型连接,(3)画出地址分配表和地址位图,(2)确定地址分配 考虑地址连续，设计ROM占用前32KB,地址范围0 7FFFH；RAM占用后32KB,地址范围8000 0FFFFH。,5.4 CPU与存储器典型连接,（4）画出地址译码电路,问题！芯片内地址连续，但不适应分体结构,5.4 CPU与存储器典型连接,(3)画出分体结构地址分配表和地址位图,(2)确定地址分配,5.4 CPU与存储器典型连接,(4)画出地址译码电路,例1：利用SRAM 6116(2K*8)

16、设计一个容量为4KB RAM存储器，地址为7C000H7CFFFH。（1）原理图,5.4 CPU与存储器典型连接,（2）项目设计说明 1）7C000H7CFFFH需要系统地址总线20位（A0A19，A19=0）,数据总线8位（D0D7），控制信号为 RD、WR、M/IO。2）需要2片6116（2KB8位）3）分配地址信号线,5.4 CPU与存储器典型连接,例1：设计一个容量为4KB RAM存储器,例1：设计一个容量为4KB RAM存储器（3）项目设计说明 4）确定地址范围：由于用74LS138作片选译码器，所以A13A11应该接CBA,最多可选择8片，本项目用2片。A18A14高有效，A19经

17、过反相器接G1。,5.4 CPU与存储器典型连接,例2：设计一个容量为8KB ROM存储器（1）项目要求 利用EPROM 2732（4KB8位)及译码器74LS138，设计一个存储容量为8KB ROM存储器。要求ROM的地址范围为FC000HFDFFFH。,5.4 CPU与存储器典型连接,例2：设计一个容量为8KB ROM存储器（2）项目电路原理图,5.4 CPU与存储器典型连接,例2：设计一个容量为8KB ROM存储器（3）项目设计说明 1）需要系统地址总线20位（A0A19）,数据总线8位（D0D7），控制信号为 RD、WR、M/IO。2）需要2片2732（4KB8位）3）分配地址信号线,5.4 CPU与存储器典型连接,例2：设计一个容量为8KB ROM存储器（3）项目设计说明 4）确定地址范围：由于用74LS138作片选译码器，所以A14A12应该接CBA,最多可选择8片，本项目用2片。A19A15高有效。,5.4 CPU与存储器典型连接,