《数字电路与数字逻辑》第十一章.ppt

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1、第十一章 数字系统设计基础,一、数字系统概念,由若干数字逻辑部件构成的能够产生、存储、传输、处理数字信息的客观实体。,二、数字系统的设计任务,1.用规范化和形式化的方式作出正确的系统逻辑,功能描述；,2.设计具体的电路来实现所描述的系统逻辑功能。,三、数字系统的设计方法,1.自底向上法（Bottom-up）,元件级部件级子系统级系统级,优点：可以继承使用经过验证的、成熟的部件与子系统，从而可以设计重用，减少设计的重复劳动，提高设计生产率。,缺点：设计人员的思想受控于现成可用的元件，不容易实现系统化的、清晰易懂的以及可靠性高、可维护性好的设计。,2.自顶向下法（Top-Down）,系统级子系统级

2、部件级元件级,是一种概念驱动的设计方法。在整个设计过程中尽量运用概念（即抽象）去描述和分析设计对象，而不过早地考虑实现该设计的具体电路、元器件和工艺，以抓住主要矛盾，避免纠缠在具体细节上。,可实现系统化的、清晰易懂的以及可靠性高、可维护性好的设计。,3.以自顶向下法为主导，并结合使用自底向上法（TD&BU Combined）,这种方法即能保证实现系统化的、清晰易懂的以及可靠性高、可维护性好的设计，又能减少设计的重复劳动，提高设计生产率。,第一节 概述,一、数字系统的基本模型,1.基本模型,(1)输入接口：完成信号转换、同步化处理等;,(2)输出接口：输出整个系统的各类信号;,(3)数据处理器,

3、(4)控制器,输出接口,数据处理器,输入接口,输入接口,控制器,输出接口,外部输入控制信号,时钟,输入信号,状态信号,控制信号,数字逻辑子系统,输出信号,外部输出控制信号,图11.1.1 数字系统的一般模型,2.数据处理器,(1)模型,组合网络,寄存器组,控制网络,(2)设计,通过对系统逻辑的分析，明确数据处理器的操作任务，作出数据处理器操作明细表，以操作明细表作为设计依据。,图11.1.2 数据处理器模型,组合逻辑网络,Qm,Q1,m,1,输入信息,输出信息,S,控制网络,m,1,C,表11.1.1 数据处理器明细表,A0,B0,CLAB,输出Z=A,BB+X,ADDB,X0,S2,AA+X

4、,ADDA,X0,S1,无操作,NOP,定 义,状态变量,操 作,控制信号,状 态 变 量 表,操 作 表,3.控制器,(1)模型,组合网络,状态寄存器（Q）,(2)设计,以状态转移表为设计依据。,组合逻辑网络,外部输入控制信号,外部输出控制信号,S,Q状态寄存器,C,现态,激励信号,图11.1.3 控制器模型,二、数字系统的定时,1.同步数字系统,(1)只有一个系统时钟；,(2)输入信号都与系统时钟同步；,(3)系统时钟同时到达所有存储元件的时钟脉冲 输入端。,2.最小时钟周期,CPS（状态信号）稳定C（控制信号）稳定（寄存器功能选择信号）、Z（输出）稳定CP。,3.异步输入信号转换成同步输

5、入信号,异步输入信号：早于或晚于系统时钟有效沿出现的输入信号。,CP,异步输入a,异步输入b,同步化后的输入A,同步化后的输入B,同步化处理的思路：,(1)将异步输入信号寄存并保留到下一个系统时钟出现为止；,(2)让同步化后的输入与当前系统时钟的有效时刻同时出现，并保持一个时钟周期。,图11.1.5转换电路,三、数字系统的设计步骤,1.系统级设计,2.子系统、部件、元件级设计,3.物理设计,(1)逻辑设计,(2)电路设计,(1)用通用集成电路和印刷电路板实现；,(2)用掩模ASIC实现（即在硅片上制作专用集成电路）；,(3)用MCM实现（Multichip Module：多芯片模块，即用多片未

6、封装的硅电路片，在陶瓷片经二次集成后的模块。）；,(4)用PLD实现；,当系统中各个子系统（指最低层子系统）或部件的逻辑功能和结构确定后，采用比较规范的形式来描述系统的逻辑功能。,数据处理器设计,控制器设计,建立操作明细表,建立状态转移表,选择合理的器件和连接关系，以实现系统逻辑要求。电路设计的结果常采用两种方式来表达：电路图方式、硬件描述语言方式。,第二节 寄存器传输语言(RTL),1.寄存器传输操作,所存信息的处理和存贮,2.寄存器传输语言,即表示了寄存器传输操作，又和硬件间有个简单的对应关系的一种方便的设计工具。,一、寄存器间的信息传输,1.寄存器的表示方法,大写英文字母,方块图,图11

7、.2.1 寄存器方块图表示,2.传输操作,二、算术操作,图 11.2.5 完成加和增“1”操作的方框图,三、逻辑操作,与运算符“”；或运算符“”,两个操作同时实现（并行关系）,为了与算术运算的符号“”、“+”区别。,四、移位操作,1.右移操作：XSR（A，X）,2.左移操作：XSL（X，A）,XSR（X）,XSL（X）,五、条件控制语句,P：IF（条件）Then（微操作1）Else（微操作2）,控制函数,第三节 数字系统设计的描述工具,一、方框图,1.作用,描述数字系统的总体结构。,2.构成要素,方框；带箭头的直线；标注；系统说明书。,（C）进一步细化方案,（d）数据处理模块的细化,图11.3

8、.1 一个智能仪表的方框图,二、算法流程图,1.作用,注意：与电路的时序无对应关系。,2.基本符号,描述算法。,入口点；出口点；传输框；判断框,（d）判断框,（a）入口点,（b）出口点,（c）传输框,图11.3.2 流程图符号,图 11.3.3 系统结构图,例 11.3.2 绝对值计算，计算,图11.3.4 算法流程图,A0,C 0,X0,AA-X,AA+X,X0,AA-X,AA+X,X0,AA-XC 1,AA+XC 1,1,0,1,0,1,0,三、算法状态机图（ASM图）,1.作用,按系统时序来描述系统的工作过程。,2.ASM图符号,(1)状态框,(2)判断框,(3)条件框,（a）状态框,（

9、b）实例,图11.3.5 状态框,图11.3.6 判断框,图11.3.7 判断框3个分支表示,图 11.3.9 条件框举例,图 11.3.8 条件框,3.ASM块,(1)必定包含一个状态框；,(2)表示一个时钟周期内系统的状态；,(3)ASM图与状态转移图；,无法表示操作和输出变量与输入变量的函数关系。,4.各种逻辑框之间的时间关系,图 11.3.10 ASM块,图 11.3.11 等效状态图,例：一个数字系统的数据处理器有2个触发器E和F及1个二进制计数器A，计数器的各个位分别用A4、A3、A2、A1标记，A4为最高位，A1为最低位。启动信号S使计数器A和触发器F清“0”，从下一个时钟脉冲开

10、始，计数器增1，一直到系统停止工作为止。系统的操作序列由A3和A4之值决定，即：,A3=0，触发器E清“0”，并继续计数。,A3=1，触发器E置“1”，并检验A4，若A4=0，继续计数；若A4=1，触发器F置“1”，系统停止计数。,图 11.3.12 例11.3.3 ASM图,表11.3.1 ASM图的操作序列,5.ASM图的建立,原则1：在算法的起始点安排一个状态；,原则2：必须用状态来分开不能同时实现的寄存器传输操作；,原则3：判断如果受寄存器操作的影响，应在 它们之间安排一个状态。,AA+1,0,T0,S,A3,1,T1,A4,0,0,1,1,图 11.3.13 算法流程图,A0，F0,

11、T2,E1,E1，F1,E0,AA+1,0,T0,S,A3,1,T1,A4,0,A0，F0,E1,E0,E1，F1,0,1,1,图 11.3.14 ASM图,T2,第四节 数字系统的实现,例 设计一个求两个4位二进制数之积的数字乘法器。乘数存于寄存器Q中，被乘数存于寄存器M中，求两数之积的命令信号为MF，Z为8位乘积。,一、系统级设计,1.算法设计,(1)手算过程,算法规律：,两个r位的二进制数相乘，乘积为2r位。,乘数的第i位为0时，第i位的部分积为0；,乘数的第i位为1时，第i位的部分积是被乘数。,(一次相加),第i位的部分积相对于第i-1位的部分积求和时左移一位。,(2)电路实现过程,(

12、多次相加),(3)部分积左移算法流程图与系统初始结构图,(4)部分和右移算法流程图与系统初始结构图,2.确定系统的细化结构图和ASM图,表 11.4.1 乘法的手算过程,表 11.4.2 累计部分积的乘法过程,MF=1,Q=0,Qr=1,AA+M,QSR(Q)MSL(M),Y,Y,Y,(a)算法流程图,N,N,N,MF:乘法指令Q:乘数所在寄存器M:被乘数所在寄存器,图11.4.1 乘法器的算法与结构,(b)结构,组合逻辑,控制器,累加寄存器,乘法寄存器,加法命令,被乘数寄存器,左移命令,右移指令,1 0 1 0 1 1 0 1 1 0 1 0 0 0 0 0 1 0 1 0+1 0 1 0

13、1 0 0 0 0 0 1 0,A=00000;CNT=0M=1010（被乘数）;Q=1101（乘数）CNT=0Qr=1,AA+M(加以后的A=00000+1010=01010)ASR(A)（移位后的A=00101）,QSR(Ar,Q)（移位后的Q=0110)2)CNT=1Qr=0,AA(即A保持00101)ASR(A)（移位后的A=00010）,QSR(Ar,Q)（移位后的Q=1011)3)CNT=2Qr=1,AA+M(加以后的A=00010+1010=1100)ASR(A)（移位后的A=00110）,QSR(Ar,Q)（移位后的Q=0101)4)CNT=3Qr=1,AA+M(加以后的A=0

14、0110+1010=10000)ASR(A)（移位后的A=01000）,QSR(Ar,Q)（移位后的Q=0010)结果AQ=01000 0010,图11.4.2 乘法器的算法与结构,(b)算法流程图,A=00000;CNT=0M=1010（被乘数）;Q=1101（乘数）CNT=0Qr=1,AA+M(加以后的A=01010)ASR(A)（移位后的A=00101）,QSR(Ar,Q)（移位后的Q=0110)2)CNT=1Qr=0,AA(即A保持00101)ASR(A)（移位后的A=00010）,QSR(Ar,Q)（移位后的Q=1011)3)CNT=2Qr=1,AA+M(A=00010+1010=1

15、100)ASR(A)（移位后的A=00110）,QSR(Ar,Q)（移位后的Q=0101)4)CNT=3Qr=1,AA+M(A=00110+1010=10000)ASR(A)（移位后的A=01000）,QSR(Ar,Q)（移位后的Q=0010)结果AQ=01000 0010,控制器,CLR,ADD,SHIFT,S1（MF）,S2(Qr),S3(CNT=3),(a)控制器,(b)数据处理器,图 11.4.3 乘法器细化结构图,图 11.4.4 乘法器的ASM图,算法流程图,一、系统级设计,1.算法设计,(1)手算过程,(一次相加),(2)电路实现过程,(多次相加),(3)部分积左移算法流程图与系

16、统初始结构图,(4)部分和右移算法流程图与系统初始结构图,2.确定系统的细化结构图和ASM图,二、子系统级、部件级、元件级设计,1.数据处理器的设计,2.控制器的设计,(1)用每态一个触发器的方法,不需要进行状态分配，不用列状态转移表。,(2)用数据选择器、寄存器、译码器的方法,(3)用PLA的方法,表 11.4.3 乘法器明细表,图 11.4.4 乘法器的ASM图,表 11.4.6 74163功能表,S3,s1,图 11.4.6 用每态一个触发器的乘法控制器逻辑图,S1,S2,SHIFT,1,0,0,0,T0,T1,T2,1,10,01,1,00,CLR,ADD,S3,图 11.4.4 乘法

17、器的ASM图,D0=T0S1+T2S3D1=T0S1+T2S3D2=T1S2+T1S2=T1CLR=T0S1ADD=T1S2SHIFT=T2,图 11.4.7 利用数据选择器和译码器的控制逻辑框图,数据选择器,寄存器,译码器,1,X,D,Q,T,表 11.4.7 乘法器状态转移表,S1,S2,SHIFT,1,0,0,0,T0,T1,T2,1,10,01,1,00,CLR,ADD,S3,图 11.4.4 乘法器的ASM图,Q2,Q1,(a)Q2次态图,Q2,Q1,(b)Q1次态图,图 11.4.8 次态图,Q2,Q1,(a)Q2次态图,Q2,Q1,(b)Q1次态图,Q2,Q1,(a)Q2次态图,

18、Q2,Q1,(b)Q1次态图,对D1，Q2 Q1(A1A0)=00,01,10时，D1分别为S1，0，S3，对D2，Q2 Q1(A1A0)=00,01,10时，D2分别为0，1，0，,CLR=T0S1ADD=T1S2SHIFT=T2,图 11.4.10 PLA控制器一般结构框图,PLA,寄存器,输入,输出,图 11.4.11 乘法器的PLA控制器,PLA,Q1,S3,S2,S1,D2,Q2,D1,T2(SHIFT),T1,T0,ADD,CLR,图 11.4.8 乘法器状态转移表,图 11.4.9 PLA编码表,第五节 PLD在数字系统设计中的应用,(1)减小系统的硬件规模；,(2)提高系统的可

19、靠性；,(3)提高系统的工作速度；,一、使用PLD器件的优点,(6)降低设计成本；,(7)增加系统的保密性能。,(4)提高系统的灵活性；,(5)缩短设计周期；,(3)公路上无车，或有车，且公路通车时间超过最长时间，则主干道交通灯由红绿，公路交通灯由绿黄红；,二、用GAL实现数字系统,例：用GAL16V8实现交通灯管理系统。功能如下：,(1)公路上无车时，主干道绿灯亮,公路红灯亮；,(2)公路上有车时，传感器输出C=1，且主干道通车时间超过最短时间，主干道交通灯由绿黄红，公路交通灯由红绿；,一、系统级设计,1.系统初始结构图及细化结构图,2.ASM图,二、子系统级、部件级、元件级设计,根据ASM

20、图，用HDL语言（如VHDL语言）描述控制器、处理器的逻辑功能；用71163实现定时器。,图11.5.1 十字路口交通灯和传感器示意图,主干道,乡间,公路,图11.5.2 系统初始结构框图,控制器,定时器,T,C,E,F,E,F,S,处理器,HG,HY,HR,FG,FY,FR,S,T,图11.5.3 交通灯管理系统ASM图,HG FR,C,E,S,HY FR,F,S,HR FG,E,C,S,S,HR FY,F,S,T0,T2,T1,T3,00,10,01,11,0,1,0,1,0,1,0,1,0,1,0,1,图11.5.5 系统细化结构框图,GAL16V8,CK,C,E,CLR,HG,F,GND,VCC,HY,OE,HR,FG,FY,FR,S,定时器,CK,S,CLR,E,F,5V,CLR,74163,A,B,C,D,CR,T,P,LD,Q2,S,Q3,Q1,Q0,CK(秒脉冲）,QCC,&,E,F,定时电路图,图 11.5.1 系统状态含义表,例 设电路的输入为X，输出为Z，当X在连续的四个时钟周期内输入全“0”或全“1”时，输出为“1”，否则输出为“0”，试画出该电路的ASM图。,Z=0,X,T1,T0,0,1,T4,X,T2,0,1,X,T3,0,1,X,0,1,Z1,X,T5,1,0,X,T6,1,0,X,1,0,Z1,作业题,10.5,