《微机原理与应用教学资料》第五章(课件).ppt

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1、1,第五章 存储器,电气学院学习部资料库,2,5-1 存储器分类5-2 随机存取存储器5-3 只读存储器5-4 CPU与存储器的连接重点：1、区分ROM、RAM 2、数据在内存中的存放格式 3、存储器芯片介绍及扩展 74LS138 存储器：信息存储部件 1、0状态,电气学院学习部资料库,3,5.1 存储器分类,一、按和CPU的关系分：内存：CPU可直接访问；存储速度快；容量有限，受地址总 线位数限制外存：CPU不可直接访问；存储速度慢；海量，要配置专门的驱动设备才能完成访问外存，例：硬盘、软盘、磁带、光盘、U盘CPU通过内存间接访问外存二、按材料分：半导体（内存）；磁表面（外存）,电气学院学习

2、部资料库,4,1、ROM 只读存储器，用于存储操作系统程序BIOS及用户固化程序，掉电时数据仍存在。按是否可以多次写入及擦除方法可分为以下4种：掩膜型ROM：厂家烧写 无法再次写入 PROM：用户烧写 无法再次写入 EPROM：紫外线擦除 可以多次写入 EEPROM：电可擦除 可以多次写入,三、半导体存储器的分类,电气学院学习部资料库,5,2、RAM：随机存取存储器，可读写，掉电时数据丢失。按集成电路内部结构的不同可分为两种：SRAM：信息存于触发器内；存取速度快，20 40ns；价格高DRAM：信息存于极间电容内；存取速度慢，100200ns；价格低,电气学院学习部资料库,6,四、选择存储器

3、考虑因素易失性 只读性 位容量 速度 功耗 双极型（电流型）功耗大 CMOS型（电压型）功耗小可靠性 价格,电气学院学习部资料库,7,五、数据在内存中存储格式,1、数据在内存中以字节为单位，1个字节占内存一个地址，并且地址由00000H开始直至CPU所能支持的最高地址2、一个字按相邻两个字节存放，存入时以低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示,电气学院学习部资料库,8,5-2 随机存取存储器RAM,一、静态随机存取存储器SRAM（Static）1、SRAM的结构一个基本存储单元：用于存储一位信息“0”或“1”存储矩阵：一块存储器芯片中的存储单元按位结构或字结构排列成矩阵

4、，存储二进制信息矩阵：可以节约译码电路例：共9个数据，以矩阵33排列，即，则共需6根地址线，若以线性排列，共需9根，节约3根,电气学院学习部资料库,9,字结构 M*8：一个字节的8位在一块芯片上，即一片有8根数据线，用于容量较小的静态RAM位结构 N*1：一片只有1根数据线，字节操作需要8片构成一组，基本单元作不同字的同一位，用于动态RAM地址译码器：对CPU发出的地址信号译码存储器控制电路：片选、读、写片选：产生信号选中芯片，允许对其进行读、写操作读、写：控制三态双向缓冲器（输出入驱动），控制数据流方向,电气学院学习部资料库,10,电气学院学习部资料库,11,2、SRAM芯片6116（2k*

5、8位）6264（8k*8）62128（16k*8）这一系列芯片的数据引脚都是8根，只是地址引脚和控制引脚不同例：6264：8k*8 存储空间 地址线 数据线 8k=213 13根（A12A0）8根（IO7 IO0）控制线：4根（CE1、CE2、WE、OE）CE=CE1CE2,电气学院学习部资料库,12,另：1k=210 10根 A9A0 1M=220 20根 A19A0存储速度快，但价格贵二、DRAM：Dynamic 信息存于场效应管的栅漏间电容，为防止漏电效应，避免信息丢失，需要对数据“刷新”（将存储单元中的信息读出，经刷新放大器放大后再写入以保存电荷上的信息）一般刷新时间2ms 存储速度较

6、慢，但价格便宜,电气学院学习部资料库,13,三、高速缓存器CACHE为解决与CPU速度匹配及价格问题的矛盾，引入CACHE技术CACHE：为介于CPU和主存储器之间的小容量SRAM作用：用于存放CPU经常访问的代码和数据，以实现CPU的零等待。开机时CACHE无任何内容将主存储器中经常被CPU使用的一部分内容“拷贝”到CACHE中CPU要读取存储器数据时，CACHE控制器根据送出的地址，判定数据是否在CACHE中若在，则“命中”当CACHE：32k时，命中率86%当为64k时，命中率92%,电气学院学习部资料库,14,四、存储器的工作时序图5-9,电气学院学习部资料库,15,存储器和CPU连接

7、时的要求：CPU的读周期 TA。从CPU送出的地址信号有效到CPU要求的数据在总线上稳定的时间间隔 TA。从片选信号有效到CPU要求的数据在总线上稳定的时间间隔 TCO，否则外部电路须产生WAIT信号，迫使CPU插入TW周期来满足上述时间要求。,电气学院学习部资料库,16,5-3 只读存储器 ROM,芯片系列：2764、2716、2732、27128、27256 这一系列芯片的数据引脚都是8根，只是地址引脚和控制引脚不同例：2764芯片，容量8k8，图5-14地址线：A12A0，数据线：D7D0读出：芯片使能：输出允许，连到信号线RD编程：编程时电压输入：编程脉冲控制端ROM相对于RAM，少了

8、，多了,电气学院学习部资料库,17,5-4 CPU与存储器的连接,连接时应考虑：CPU总线的负载能力 数据缓冲器或总线驱动器 CPU的时序与M存取时间的配合 M与地址总线的连接（存储器的地址分配和片选）片内寻址 CPU的低位地址 片间寻址 CPU的高位地址 M与数据线、控制信号的连接,电气学院学习部资料库,18,一、存储器的地址选择,只有在CS有效时，才可能对该芯片进行操作！片内寻址(字选)低位AB连到芯片的地址线，地址连续。片间寻址(片选)高位AB经译码器或线性组合后连到芯片的片选线,电气学院学习部资料库,19,1.线性选择（线选）例5-1 用两片SRAM6264 组成16KX8位的存储器系

9、统 图5-19 6264 8KX8 需两片16K存储器系统所需地址线：214 A13A0片内地址线：A12A0 A13 A12 A11A0 片选 字选（连续地址）电路连接：字选线、控制线、数据线并联片选线接高位地址线 图5-19,电气学院学习部资料库,20,图5-19,电气学院学习部资料库,21,各芯片地址范围：A13A12|A11A10 A9A8|A7A6A5A4|A3A2A1A01#00 0000 0000 0000.01 1111 1111 1111 1#地址范围：0000H1FFFH2#10 0000 0000 0000.11 1111 1111 1111 2#地址范围：20003FF

10、FH,电气学院学习部资料库,22,特点：接线简单A19A14没接，可随意，地址重叠A19A13其中可接任一根到片选线，若A14接到片选，地址不连续。基本地址：0000H1FFFH，4000H5FFFH(其余高位地址线设为0）若多于2根高位地址线作片选，任意时刻只能有一根为低电平。若A13、A14分别接一个芯片，地址？,电气学院学习部资料库,23,2.全译码 对全部地址总线进行译码。74LS138地址译码器,C B A-译码输入，Y0Y7-译码输出 G1G2AG2B-控制端,电气学院学习部资料库,24,真值表,每一根Yi接一块芯片,电气学院学习部资料库,25,电气学院学习部资料库,26,存储器的

11、扩展,说明：根据单片容量和要求的总容量，确定芯片片数 根据单片容量，确定片内寻址所需要的地址线数 紧接下来的三根地址线作为74LS138的3路输入信号，其输出的某几位作为芯片的片选信号，实现组间寻址 其余所有高位地址线和M/IO一起作为74LS138的控制输入（与非门，不可以用或非门）,电气学院学习部资料库,27,解：6116(2K*8)芯片8k*8存储系统，需要4片6116 单片容量2K 片内寻址所需要的地址线数11根：A10A0紧接下来的三根地址线A13A12A11 74LS138的CBA其输出的Y0Y3位作为芯片的片选信号，实现组间寻址其余高位地址线A19A14、M/IO作为74LS13

12、8的控制输入补充完整其余部分，如：数据线、读写控制线，并注意箭头的方向,例1：6116(2k*8)芯片8k*8存储系统,电气学院学习部资料库,28,电气学院学习部资料库,29,A19A18A17A16|A15A14A13A12|A11A10 A9A8|A7A6A5A4|A3A2A1A01#1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0.1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 12K芯片占用的地址空间分别为：（如图所示译码连接）SRAM1：FC000HFC7FFHSRAM2：FC800HFCFFFHSRAM3：FD000HFD7

13、FFHSRAM4：FD800HFDFFFH,电气学院学习部资料库,30,2.部分译码 对部分高位地址总线进行译码。,电气学院学习部资料库,31,数据线：若CPU为8088，数据线8位，各芯片数据线并联 8位DB；若CPU为8086，数据线16位，奇偶存储体由A0和BHE选择哪个存储体位扩展：2k*4 2k*8 两片同一片选线 2k*4字扩展：2k*8 4k*8 两片不同片选线 2k*8控制线：各芯片控制线并联，若为最小模式注意M/IO应为高电平,二、存储器数据线与控制线的连接,电气学院学习部资料库,32,例2：2764芯片16k字系统，要求 第一组：B8000HBBFFFH 第二组：BC000

14、HBFFFFH解:第一组:A19A18A17A16|A15A14A13A12|A11A10 A9A8|A7A6A5A4|A3A2A1A0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0.1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1构成的是字系统 A0作为偶存储器片选信号2764芯片8K*8 片内寻址需要13根地址线A13A1 A16A14作为74LS138的3路输入信号,A19A17作为74LS138的控制输入,电气学院学习部资料库,33,电气学院学习部资料库,34,说明:由于构成的是字系统，所以必须先将二块的2764芯片构成一

15、组 M奇地址和偶地址的选择:通过将A0和BHE分别与Yi信号相或实现 偶地址存储体数据线连到数据总线D7D0 奇地址存储体数据线连到数据总线D15D8 ROM芯片，只读，与数据总线的连接是单向 且只有OE 没有WE,电气学院学习部资料库,35,电气学院学习部资料库,36,例3：用6264、2732、译码器组成8K字ROM和8K字RAM（参见课本例5-4）解：6264 8K A0A12 需2片 2732 4K A0A11 需4片 字系统 字选线为A1A12 2732的A0A11 A1A13 6264的A0A12 用 A0、BHE区别奇偶存储体 6264：A0反相后CE2，BHE反相后CE2 2732：参见图5-18，注意A13的接法 数据线：D15D8奇存储体，D7D0 偶存储体 3-8译码器：M/IOG1；Yi接芯片片选端,电气学院学习部资料库,37,各芯片地址范围：2732 第一组 00000H01FFFH 第二组 02000H03FFFH 均包含两片 6264 04000H07FFFH例：2732 第一组 00000H01FFEH（全偶地址）00001H01FFFH（全奇地址）,电气学院学习部资料库,38,谢谢大家！,作业：5-7，8，9，13,电气学院学习部资料库,