现场可编程门阵列FPGA器.ppt

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1、8.4现场可编程门阵列（FPGA）器件,8.4.1概述,8.4.2FPGA器件基本结构,8.4.3可配置逻辑模块（CLB）,8.4.4可编程I/O模块（IOB）,8.4.5可编程内部互连资源（ICR）,Field Programmable Gate Array,8.4.6FPGA的应用举例,表8-4-1 XC4000系列器件主要特征,8.4.1概述,FPGA一般是可配置逻辑模块CLB(Configutable Logic Blocks)、输入/输出模块IOB(Input/Output Blocks)和互连资源ICR(Interconnect Capital Resource)及一个用于存放编程

2、数据的静态存储器SRAM组成。不同公司的FPGA器件基本结构、性能不尽相同。,图8-4-1 XC4000系列FPGA基本结构,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,8.4.2FPGA器件基本结构,IOB提供内部逻辑阵列与外部引出线之间的编程接口；ICR经编程实现CLB与CLB以及CLB与IOB之间的互连。,8.4.3可配置逻辑模块（CLB）,每个CLB由两个触发器、两个独立的4输入组合逻辑函数发生器（F、G）和由数据选择器组成的内部控制电路构成。,CLB有13个输入和4个输出，输入与输出可与CLB周围的互

3、连资源相连，如图8-4-3所示。,两个组合逻辑函数发生器F和G为查找表结构。其工作原理类似于用ROM实现多种逻辑函数，F和G的输入等效于ROM的地址码，通过查找ROM中的地址表，即可得到相应的组合逻辑函数输出。,逻辑图,每个组合逻辑函数发生器的输出可以是4变量的任意组合逻辑函数。,第三个组合逻辑函数发生器H，可以完成3输入（F、G和外部输入H1）的任意组合逻辑函数。,将F、G和H编程组合配置，一个CLB可以完成任意两个独立4变量或任意一个5变量逻辑函数；或任意一个4变量逻辑函数加上一些5变量逻辑函数；甚至一些9变量逻辑函数。,F和G组合逻辑函数发生器还可以作为器件内高速RAM或小的可读/写存储

4、器使用，由工作方式字编程控制。当工作方式字设置存储功能有效时，作为内部存储器使用。,将WE、D1/A4、D0和EC（不用）接入到CLB，作为存储器的写使能、数据信号或地址信号。F1F4和G1G4相当于地址输入信号，以选择存储器中的特定存储单元。,图8-4-6 XC4000的IOB结构,C1,1D,Q,触发器,C1,1D,Q,触发锁存器,延时,摆率控制,上拉/下拉电阻,VCC,输出缓冲器,输入缓冲器,OE,输出,输出时钟,I1,I2,输入时钟,I/O,8.4.4可编程I/O模块（IOB）,XC4000 IOB由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个IOB控制一个外部引出端

5、。,通过编程，可以将IOB作为输入或输出接口使用。IOB还具有可编程电压摆率控制，可配置系统达到低噪声或高速度设计。电压摆率加快，能使系统传输延迟短，工作速度提高，但同时会在系统中引入较大的噪声。因此，对系统中速度起关键作用的输出应选用较快的电压摆率；对噪声要求较严的系统，应折中考虑，选择比较适当的电压摆率，以抑制系统噪声。输入和输出触发器有各自的时钟输入信号，通过编程可选择上升沿触发或下降沿触发。,8.4.5可编程内部互连资源（ICR）,ICR由纵横分布在CLB阵列之间的金属线网络和位于纵横线交叉点上的可编程开关矩阵组成。,XC4000系列使用的是分层连线资源结构，根据应用的不同，ICR一般

6、提供3种连接结构，即通用单/双长线连接、长线连接和全局连接。,通用单/双长线连接,主要用于CLB之间的连接，任意两点间的连接都要通过开关矩阵。它提供了相邻CLB之间的快速互连和复杂互连的灵活性，但传输信号每通过一个可编程开关矩阵，就增加一次时延。因此，FPGA内部时延与器件结构和逻辑布线有关，它的信号传输时延不可确定。,图8-4-7 通用单/双长线连接结构,F4,C4,G4,YQ,Y,G3,C3,F3,G2,C2,F2,XQ,G1,C1,K,F1,X,开关矩阵,开关矩阵,开关矩阵,开关矩阵,CLB,CLB,CLB,CLB,开关矩阵,(a),(b),CLB,通用单长线连接结构,通用单长线,相邻的

7、通用单长线,通用双长线连接结构,通用双长线,通用双长线可连接两个非相邻的CLB,图8-4-7 通用单/双长线连接结构,(c),(d),PSM,PSM,PSM,PSM,CLB,CLB2,CLB,CLB3,CLB,CLB,CLB4,CLB1,CLB,双长线,单长线,可编程开关矩阵,每个开关矩阵的连线点上有6个选通晶体管,通用单/双长线连接结构,通用单长线连接相邻CLB,通用双长线连接非相邻CLB,可编程开关矩阵的结构,长线连接,在通用单/双长线的旁边还有3条从阵列的一头连到另一头的线段，称为水平长线和垂直长线。这些长线不经过可编程开关矩阵，信号延时时间小，长线主要用于长距离或多分支信号的传送。,全

8、局连接,8条全局线贯穿XC4000器件，可达到每个CLB。全局连接主要用于传送一些公共信号，如全局时钟信号、公用控制信号。,8.4.6FPGA的应用举例,例8-8用一个CLB实现一个9位数据偶校验。,解采用一个CLB实现一个9位数据偶校验器电路如图8-4-8所示。,第1级两个4输入组合逻辑函数发生器分别鉴别前8位1的个数，输出分别送到第2级组合逻辑函数发生器的输入，与第9位数据进行比较。当1的个数为偶数时，输出EVEN为低电平，反之为高电平。,例8-9用一个CLB构成两个边沿触发的161 RAM。,解采用一个CLB构成两个161 RAM电路如图8-4-9所示。,在RAM模式下，F和G函数发生器

9、中的查找表分别作为161 RAM。F和G的4个输入端分别对应存储器的4位地址线(F和G地址一致)，来自控制信号的D1、D0分别为G和F的单个数据输入线，WE为写使能控制线。,例8-10用一个CLB构成一个边沿触发的321 RAM。,解电路如图8-4-10所示。,在RAM模式下，F和G中的查找表分别作为161 RAM，其输出在H中组合。F和G的4个输入对应存储器的前4位地址线，D1/A4为第5位地址线。D0为单个数据输入线，WE为写使能控制线。,例8-11用XC4000系列器件实现一个4位二进制同步加/减计数器。,解设M为加/减控制信号。当M=0时，为加法计数，状态转移方程为,当M=1时，为减法

10、计数，状态转移方程为,图8-4-11例8-11逻辑图,组合函数发生器,C1,1D,Q,C1,1D,Q,CLB,Q0,Q1,组合函数发生器,C1,1D,Q,C1,1D,Q,CLB,Q2,Q3,Q0,Q1,M,Q0,Q1,M,Q2,Q3,时钟CP,4位二进制加/减计数器,(a),Q0,Q2,Q1,Q3,CP,M,(b),一个CLB中含有两个D触发器，并且可以实现两个独立的4变量或5变量组合逻辑函数。因此，用两个CLB可以实现一个4位二进制同步加/减计数器。,FPGA器件的性能特点：,(1)采用SRAM编程技术，具有高密度、高速度、高可靠性和低功耗的特性。(2)提供丰富的I/O端数和触发器，集成度远

11、远高于PAL和GAL器件。(3)FPGA器件结构灵活，内部的CLB、IOB和ICR均可以编程，可以实现多个变量的任意逻辑。(4)某些器件提供片内高速RAM，可用于FIFO等设计。(5)使用FPGA器件时需要进行数据配置，断电后，配置数据自动丢失。(6)内部时延与器件结构和逻辑连接有关，传输时延不可预测。,C1,EC,Q,1D,RD,时钟CP,1,图8-4-2 XC4000系列CLB基本结构,G1G4,逻辑函数,G,G1,G2,G3,G4,G,F1F4,逻辑函数,F,F1,F2,F3,F4,F,F,G,H1,逻辑函数,H,H,F,G,H,DIN,F,G,H,DIN,G,H,H,F,RD,R/S控制,C1,EC,Q,1D,RD,1,RD,R/S控制,YQ,XQ,X,Y,H1,DIN,S/R,EC,C1,C2,C3,C4,返回,