【大学课件】输入输出系统.ppt

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1、1,第八章 输入输出系统,计算机硬件可细分为运算器、控制器、存储器，输入设备和输出设备，又可粗略地分为“CPU、存储器、输入输出设备”三部分。这三部分之间的连接方式和信息交换方式关系到计算机基本功能的实现，是计算机输入输出系统所要解决的主要问题。计算机的输入输出系统简称为I/O系统。一个计算机系统的综合能力、可扩展性、兼容性和性能价格比，都与I/O系统有密切的关系。I/O系统是计算机系统中最具有多样性和复杂性的部分。,http:/,2,本章的主要内容,主要内容：总线技术主机与外设的连接程序查询方式中断系统和程序中断方式DMA方式及其接口通道控制方式,http:/,3,一、总线技术,以总线连接外

2、设、主存储器、CPU等计算机部件，是计算机系统中普遍采用的方式。总线在计算机系统中是一个非常重要的概念。,http:/,4,1、总线定义,所谓总线是一组能为多个功能部件分时共享的信息传输线路，借助该传输线路，计算机在各功能部件之间实现地址、数据和控制信息的交换。总线包含地址总线、数据总线和控制总线。学习总线概念应搞清楚两点，一要搞清楚“一组信息传输线路”，二要搞清楚“分时共享”。例如，铁路线类似于总线，坐车的人相当于要传送的信息。大家都能坐火车出行是共享；满员时必须选择乘坐下一车次便是分时。总线的工作机制也是分时共享，任何时间只允许两个部件或设备通过总线交换信息。总线实体就是一组传输线路和相应

3、的控制逻辑。控制逻辑的实现可以是CPU内部的控制逻辑，也可以是总线控制器。,http:/,5,分时共享的实现,如何实现分时呢？解决的思路是让不参与通信的设备与总线在逻辑上断开，从而避免干扰正在输送数据的两个部件的正常工作。总线的控制逻辑主要由三态门实现。三态门有3种状态：0、1、高阻态。三态门有3只引脚：输入端、输出端、控制端（G、G）.当控制端有效时，三态门才打开，输出端反映输入端的状态；否则三态门处于关闭状态，输出端呈现高阻态，也就是在逻辑上被断开，输入端不影响输出端。,http:/,6,2、总线分类,从不同的角度出发，总线有不同的分类方法。按计算机系统的层次结构，总线分可为：CPU内部总

4、线：CPU内部连接各寄存器和运算部件之间的互联线。由于CPU的集成化，这组总线从外部是看不见的。系统总线：连接计算机系统各功能部件，如CPU、存储器、I/O接口之间的总线。系统总线是可见的。外总线：计算机之间、计算机与其它设备之间的连接线称为外总线。在很多情况下，这些连线不是计算机专用的，主要用于其它设备上。总线按时序控制方式可分为同步总线、异步总线、准同步总线；按数据传送格式可分为串行总线、并行总线。这里不再讨论。,http:/,7,3、总线标准,标准化是一种趋势，总线也不例外，目前总线基本实现标准化。总线一般按以下四大特征进行规范。物理特性：物理特性规定，总线这种插件尺寸有多大？引脚数有多

5、少？引脚的相对位置如何？功能特性：功能特性规定，总线的每一根信号线作什么用。电气特性：电气特性规定，每一个信号线电平的高低、信号的传递方向等。时间特性：时间特性规定，信号线完成每一个动作的起止时间，即什么时间有效、能延续多长时间等。,http:/,8,总线标准（续）,所谓总线标准就是对总线的这四个方面进行规范。制定总线标准有以下几方面的好处（优点、优势）。从工程的角度考虑，能够简化硬件设计、易于扩充。从用户的角度考虑，易于获得，随便从哪里买、随便买哪一家的都可以。从厂商的角度考虑，易于批量生产、降低成本。,http:/,9,4、总线的信息传送方式,串行传送：只有一条传输线，采用脉冲传送。在串行

6、传送时，顺序传送一个数码的所有二进制位，每次一位；先传送数码的最低位，最后传送最高位。并行传送：信息字有多少二进制位，就需要多少条传输线，每个二进制位在不同的线上进行传输。并行传送一般采用电位传送，所有位同时被传送，速度要比串行传送快。,分时传送：分时传送有两种概念，一是采用总线复用方式，既传送地址信息，也传送数据信息。为此需要划分时间片，在不同时间中完成不同的传送任务。二是共享总线的部件分时使用总线。,http:/,10,5、系统总线,总线是一组能为多个功能部件分时共享的信息传输线路，借助总线，各功能部件相互交换信息。系统总线主要连接计算机系统内部的各功能部件，如CPU、存储器、I/O设备等

7、。系统总线是可见的。例如，PC机主板上的很多插槽，实际上就是系统总线的接口。（系统）总线设计的要素包括总线宽度、总线时序、总线仲裁等几个方面。,http:/,11,总线宽度,任何总线的信号线在功能上可分为数据线、地址线、控制线。所谓总线宽度就是各功能组中的信号线数，关系到计算机系统数据传输的速率、可管理内存的大小、集成度和硬件成本的问题。数据线提供各部件数据传送的途径。典型的数据总线有8位、16位、32位等。数据总线的宽度决定同时传送的数据位数，增加数据总线的宽度能够提高总线带宽。总线带宽是指单位时间内总线传送的数据量，它定义了总线本身所能达到的最高传输速率。地址总线用于传送读写数据的单元地址

8、。总线中地址线数越多，CPU可直接寻址的空间越大。n位总线可寻址2n个单元。控制线主要用来实现控制功能，如中断请求线和应答线、总线请求线和应答线等。,http:/,12,总线的时序,总线在进行信息交换时，必须有时间上的配合，也就是进行时序控制。根据时序的不同，总线的时序控制方式分为同步通信方式和异步通信方式。,http:/,13,同步通信方式,同步通信方式是指采用统一的时钟信号进行定时、来协调收发双方的传送操作。一般由定宽的时标同步，完成一次数据交换。完成一次总线操作所需的时间称为总线周期。,同步通信方式适用于总线长度较短的场合，由于无法知道接收方是否正确接收，加上时标线上的干扰会引起错误同步

9、，所以可靠性较低。同步通信必须按最慢的部件设计时钟，总线效率会降低。,http:/,14,异步通信方式,异步通信没有统一的时钟，也没有固定的时间间隔，完全依靠收发双方相互制约的“握手”信号来实现定时控制，也就是定时控制建立在应答式或互锁机制基础上。,通常把交换信息的两个部件或设备分为主设备和从设备。获得总线控制权的设备称为主设备，被主设备访问的设备称为从设备。交换信息的请求由主设备发起。在异步总线上，后一事件的出现取决于前一事件的出现，总线周期不固定，灵活性很强。异步通信过程见图所示。,http:/,15,异步通信方式（续）,根据请求和应答信号的建立和撤销是否互相依赖，异步通信又可分为三种：非

10、互锁通信、半互锁通信和全互锁通信，其中全互锁通信的可靠性最高。,http:/,16,总线判优和仲裁,总线是在争用资源的基础上进行工作的。为了解决设备同时竞争总线控制权，必须有总线仲裁部件，来决定下一次谁将成为主设备。总线控制方式就是总线判优和仲裁方式。按仲裁机构的位置不同，总线控制分为集中控制和分布控制两大类。总线控制逻辑基本上集中于一个设备（如CPU），称为集中式控制；而总线控制逻辑分散在连接总线的各个部件或设备，称为分布式控制。集中式控制方式又分为链式查询方式、计数查询方式以及独立请求方式。,http:/,17,集中式控制：链式查询方式,特点：连线数较少；容易扩充；对故障敏感；部件/设备离

11、仲裁器越近优先级越高。,http:/,18,集中式控制：计数查询方式,特点：优先级易调整，先查到的设备优先级高；灵活性强；查询的实质是比较计数值和地址。,http:/,19,集中式控制：独立请求方式,特点：响应速度快；优先级易调整；控制线多；硬件复杂。,http:/,20,关于总线的补充说明,实现总线控制有现成的芯片可用。例如，总线控制器8288、总线仲裁器8289。部件或设备在使用总线时，一般需要经过申请、建立、使用、归还四个阶段。总线通过接口连接各功能部件或设备，换句话说，接口通过系统总线与主机连接，同时又通过外部总线连接设备。,http:/,21,二、主机与外围设备的连接,输入输出系统是

12、计算机系统的重要组成部分，是沟通计算机与外部世界的桥梁。从硬件逻辑上看，输入输出系统包含系统总线、接口和外围设备三部分。其中接口又包含了控制外设工作的绝大部分电路，一般以插件的形式插在计算机主板的扩展槽中；一些公共接口逻辑，如中断控制器、DMA控制器等，则常置于主板上。下面讨论主机与外设之间的接口。,http:/,22,1、输入输出接口,所谓接口泛指两个相对独立的子系统之间的连接机构。输入输出接口，也叫I/O接口，是指主机和外设之间的硬件连接逻辑以及信号传递协议，用来实现主机和外设之间的信息交换。I/O接口的表现形式有大家常见的接口卡或者叫适配器。通过接口，主机和外设可以完成包括数据信息、控制

13、信息、和状态信息等的交换。,http:/,接口所处的位置,为什么必须要通过接口来实现信息的交换呢？,外总线连接设备,http:/,23,24,2、接口的功能与基本组成,控制功能：接口包含大部分外设的控制电路，如启动设备等。数据缓冲功能：主机和外设工作速度差异很大，需要解决两者之间的速度匹配问题。解决的办法是设立数据缓冲寄存器。接口中数据缓冲寄存器对I/O数据起缓冲作用。数据格式变换功能：在输入输出过程中，接口电路必须能对数据的格式进行转换，以满足主机或外设对信息形式的不同要求。例如，串/并转换，数/模转换等等。寻址功能：任何一个计算机系统都配备多种外设，同一种外设也可能有多台，主机随时可能与不

14、同外设交换信息。当主机送来选择外设的地址码时，接口必须能进行译码，从而正确识别外设。传递控制命令和状态信息功能：接口是主机命令下达和外设状态上传的必由之路，只有正确完成传递控制命令和反馈状态信息，才能实现主机和外设的信息交换。实现时序信号的配合、驱动能力和工作电平的匹配等功能。,http:/,25,主机、接口、和外设之间的连接,接口的基本组成包括：数据寄存器、命令/状态寄存器、地址寄存器、设备识别电路、数据格式转换电路、控制电路等。接口（Interface）与端口（Port）是两个不同的的概念。端口是指接口电路中可以被CPU访问的寄存器，它至少包含数据寄存器和命令/状态寄存器。端口加上相应的控

15、制逻辑构成接口。,http:/,26,3、接口的编址,编址的目的是为了寻址，为了找到进行信息交换的外围设备。I/O端口地址是主机与外设直接通讯的地址，I/O设备的编址方式就是端口的编址方式。I/O设备的编址方式有两种：独立编址方式 独立编址方式是指I/O端口地址与存储器地址无关，单独编码，CPU用专门设置的I/O指令访问端口。特点：不占用存储空间，但需要专门设置I/O指令，且I/O指令仅限于传输，功能较弱。如8086系列机就采用独立编址方式。统一编址方式统一编址方式是把I/O端口当作存储器的单元来分配地址。不设专门的I/O指令，使用访存指令就能实现I/O操作。特点：CPU访问外设更灵活方便，但

16、使内存容量减小；进行I/O操作时，执行速度比较慢。PDP-11采用统一编址方式。,http:/,27,4、接口的分类,按数据传输的格式，可分为串行接口、并行接口。串行接口是指在主机和接口一侧并行传送信息、接口和外设则一侧串行传送信息。一般而言，串行接口速度慢，但传输线数少，适用于传输距离较远的场合、以及本身串行工作的设备。并行接口是指主机和接口一侧以及接口和设备一侧都以字节或字并行传输。并行接口传输速度快，但传输线数多，适用于传输距离较近的场合、以及本身并行工作的设备。按总线操作时序的控制方式，可分为同步接口、异步接口。同步接口是指与同步总线相连的接口，其信息传送由统一的时序信号同步控制。异步

17、接口则是指与异步总线相连的接口，其信息传送采用应答方式控制。按主机对外设的控制方式，可分为程序查询接口、中断接口、DMA接口、以及通道控制器等。这将是本章要集中讨论的问题。,http:/,28,5、外设的信息交换方式,在计算机系统中，CPU管理外设、实现信息交换的方式有：,程序查询方式和程序中断方式适用于数据传输速率比较低的设备；而DMA方式、通道方式、和PPU方式适用于数据传输率比较高的设备。目前，单片机和微型计算机中多采用程序查询方式、程序中断方式和DMA方式；大、中型计算机则采用通道方式和PPU方式。,低速设备,高速设备,http:/,29,三、程序查询方式,在程序查询方式下，数据在CP

18、U和外设之间的传送完全靠计算机程序控制。某一设备一旦被选中，主机将不停地查询这个设备，看其是否准备就绪。如果设备准备就绪，就执行一次I/O操作，否则继续循环查询。在程序查询方式下，CPU只能等待，不能处理其它业务。程序查询方式又分为两种情况：无条件传送和条件传送。,http:/,30,1、无条件传送,无条件传送是假设外设始终处于准备好状态，即准备好接收主机送来的数据、或者准备好向主机发送数据。在这种情况下，CPU无需查询外设的工作状态，CPU执行I/O指令就可以完成需要的I/O操作。在实际的计算机系统中，这种情况较为少见。例如，继电器状态的输入，就属于这种情况。,http:/,31,2、条件传

19、送,许多情况下，外设的工作状态是很难事先知道的，比如什么时间按下键盘的键。为了确保外设送给CPU的数据不丢失、或者CPU送出的数据能被外备接收，需要CPU在程序中不停地、反复地查询外设的状态，而且在查询期间不能做其它事情，否则容易造成数据丢失。这就是程序查询方式。,http:/,32,3、程序查询方式的接口电路,接口电路的一般原理图如下：,数据寄存器，双向，接收CPU数据送往外设；或接收外设数据送往CPU。命令寄存器，单向，接收CPU送来的命令，并控制完成读写或其它操作。状态寄存器：存储反映外设的工作状态，这个寄存器在程序查询方式中是必须要设置的，它是程序进行I/O操作的判断依据。,CPU并不

20、直接访问外设，而是通过以上三个寄存器实现外设访问的。,http:/,33,程序查询方式的接口电路（续）,给出一个具体的输入接口电路来介绍查询程序的步骤，设该电路具有4个端口地址。,程序查询方式的优点是控制简单，所用硬件较少；缺点是外设和主机不能并行工作，系统效率很低。,http:/,34,四、程序中断方式,程序查询方式通过不断地查询外设的状态，来等待外设工作的完成，以牺牲CPU的效率，达到CPU与外设的同步。中断方式与此不同，中断是现代计算机有效地发挥效能和提高效率的一个十分重要的功能。,http:/,35,1、中断的基本概念,所谓中断是指CPU在执行程序的过程中，出现了某些突发事件，CPU必

21、须暂停现行程序的执行，转去处理突发事件，处理完该突发事件后，CPU又回到原来程序被打断的位置继续执行。这个过程称为中断，这种控制方式称为中断控制方式。现实中有很多中断的例子。在程序中断方式中，某一外设的数据准备就绪后，就“主动”向CPU发出中断请求信号，当CPU响应这个中断时，便暂停现行程序的运行，自动转移到该设备的中断服务程序，完成数据交换。当中断服务程序执行结束后，CPU又回到原来的程序继续运行。,http:/,36,中断的基本概念（续）,图中，主程序只是在设备A、B、C数据准备就绪时，才去处理A、B、C的数据交换。可以看出，在速度较慢的外设准备自己的数据时，CPU照常执行自己的主程序。在

22、这个意义下，CPU和外设的操作是并行进行的。因此，提高了计算机系统的效率。,http:/,37,2、中断的实质与特点,实质：程序切换。从程序的观点看，中断就是从现行程序到中断服务程序的切换，而中间过程都是为这个切换服务的。切换的方法：一是保存断点。程序能够按顺序正确地执行，依靠的是程序状态字和程序计数器。发生中断时，它们的内容称为断点，也就是已经执行完的最后一条指令的状态和将要执行的下一条指令的地址。执行完中断服务程序后，要返回原程序继续执行，就要记住从哪个位置继续执行。二是恢复断点。在程序返回时，把先前保存的值（断点）再放回程序状态字和程序计数器，显然会接着原来的位置继续执行。切换时间：什么

23、时间切换是重要的。中断的产生是随机的，可能是在指令执行的任何一点。为保证程序执行的完整性，应在一条指令执行完、下一条指令开始执行之前进行切换。特点：随机性，无法预料随机事件在什么时间发生。,http:/,38,3、中断的分类,根据中断请求的来源，中断分为内中断和外中断。内中断是指中断请求来自CPU内部的中断。如，运算溢出、除数为零引起的中断以及某些软中断都为内中断。外中断是指中断请求来自CPU之外的中断。如，电源掉电、校验错等硬件故障引起的中断、由外设进行I/O操作引起的中断。根据中断产生的软硬件，分为硬件中断和软中断硬件中断是指由硬件请求信号引发的中断。软中断是指由执行软中断指令引发的中断。

24、,http:/,39,中断的分类（续一）,根据中断请求的紧急程度，分为可屏蔽中断和非屏蔽中断。可屏蔽中断是指那些相对级别比较低，可以通过屏蔽技术进行禁止或开放操作的中断，常用于一般设备的I/O操作。非屏蔽中断是指那些优先级别较高，必须立即响应，且不能通过屏蔽技术进行禁止或开放操作的中断。常用于应急处理，如电源掉电等。（内中断均属于不可屏蔽中断）。根据获得服务程序入口地址的方法，分为向量中断和非向量中断。向量中断是指由硬件提供中断服务程序入口地址的中断，中断事件在提出中断请求的同时，通过硬件向主机提供向量地址。非向量中断是指由软件提供中断服务程序入口地址的中断，如先固定地提供一个查询程序的地址，

25、再执行该程序查询找出中断源，继而通过分支转移进入对应的中断服务程序。,http:/,40,中断的分类（续二）,http:/,41,4、中断系统的组成,软件：首先是中断服务程序。实现中断所要求的功能在中断服务程序中完成，如数据的输入输出操作，要靠中断服务程序中的I/O指令来完成。其次是中断向量表。中断向量表是中断系统中的软硬件的界面，通过中断向量表实现由主程序到中断服务程序的切换，而且为了赢得时间，切换过程全部由硬件完成。硬件：首先是接口方面。中断请求、信号传递、排队判优等由接口中的硬件完成，最后优先级最高的中断请求到达CPU。其次是CPU方面，主要是中断响应逻辑。CPU收到请求信号以后，便开始

26、一个称为“中断响应周期”的时间段，在这个时间段中完成到中断服务程序的切换。,http:/,42,5、向量中断的全过程,向量中断是一种重要的中断方式，我们主要讨论向量中断。通常，向量中断的过程划分为五个阶段:中断请求 中断判优 中断响应 中断处理 中断返回下面将以向量中断为例来介绍中断的全过程。,http:/,43,中断请求与传递,产生中断请求信号的第一个条件是中断源有中断请求。外设工作完成，等待和主机进行数据交换。例如，输入设备的数据已经准备好，等待主机取走数据；或者输出设备已经将数据寄存器的数据取走，等待主机送来新的数据。产生中断请求信号的第二个条件是允许外设以中断方式工作。在中断接口电路中

27、有一个中断屏蔽触发器，它相当于一个开关。当该触发器为0时，表示开放中断，即可以发出中断请求信号；当该触发器为1时，表示屏蔽中断，即中断请求信号不能发出。,http:/,中断请求与传送（续一）,中断请求信号必须传送到CPU才能得到响应。有三种传递方式：公共请求线：多个中断源公用一根请求线向CPU提出中断请求。独立请求线：每个中断源有自己的中断请求线，将中断信号直接送往CPU。二维结构：将中断请求线连接成二维结构，用多条线向CPU请求中断，每条线上有多个中断源。,http:/,44,45,中断判优,一台计算机允许有多个中断源。在中断接口电路中，记录中断事件的触发器称为中断请求触发器，一个触发器纪录

28、一个中断；多个中断请求触发器通称为中断请求寄存器，一个中断请求寄存器可以记录多个中断请求。CPU在任何瞬间只能接受一个中断请求。当多个中断源同时发出中断请求时，应该先响应谁的中断请求，则由中断优先级决定。所谓中断优先级是指多个中断同时发生时，CPU响应中断的优先次序，它由优先级排队电路决定。一般原则是按照中断事件的轻重缓急划分优先级。对那些提出中断时需要立即响应和处理的中断源，规定较高级别的优先级，而对那些提出中断请求时可以延迟响应和处理的中断源，则规定较低的优先级。例如，“故障、DMA、外中断”优先级依次降低。,http:/,46,中断判优：软件判优,当中断发生后，尤其是当多个中断源提出中断

29、请求后，如何实现优先级的判断呢？中断判优方法有两种：软件判优法和硬件判优法。所谓软件判优是指用程序查询的方法确定中断源的优先级。软件判优时，最先检查的中断源具有最高优先级，以后检查的中断源的优先级逐次递减，最后检查的中断源的优先级最低。软件判优可以灵活修改优先级。（想想，软件属于中断程序）,http:/,47,中断判优：串行排队链判优,硬件判优又分为串行排队链判优和独立请求排队判优。串行排队链判优：串行排队链判优用硬件实现，包括串行排队电路和向量编码电路。当同时有两个（以上）中断源发出中断请求信号时，被选中的总是最左边的一个中断源。,http:/,48,中断判优：独立请求排队判优,假设中断请求

30、寄存器的内容为1111，中断屏蔽寄存器的内容为0010，那么进入排队器的中断请求是1101。根据优先次序，排队输出为1000，并由编码器产生中断源1对应的向量地址。硬件排队判优的特点是速度快，硬件电路复杂。,http:/,49,中断响应,经过中断判优的中断请求需要等待CPU的响应才能得到处理。然而，CPU对中断的响应是有条件的。CPU响应中断要满足三个条件：中断源有中断请求，而且未受到屏蔽；CPU接受中断请求，CPU处于开中断状态；一条指令执行完毕，而且无DMA请求。,http:/,50,中断响应（续）,当CPU决定响应中断后，进入一个称为“中断响应周期”的过渡期（位于原程序和中断服务程序之间

31、）。在此期间，完全依靠硬件切换程序，也就是完成以下四项操作。CPU向外设发出中断应答信号INTA，表示CPU对中断的认可。中断控制器收到该信号后，将中断的向量地址（微机中为中断类型码）发送到数据总线上，CPU取走向量地址，并撤销INTA。关中断。目的是为了保证本次中断响应过程不受干扰。保护断点。断点指程序计数器PC的值和状态寄存器PSW的值。把两者内容依次压入堆栈，称为保护断点。保护断点是为了在中断结束后恢复断点，从而返回被中断的程序。CPU根据中断向量地址获得中断服务程序的入口地址，送入PC。到此中断响应周期结束，开始中断服务程序的执行。,http:/,中断处理,http:/,51,52,中

32、断处理（续）,中断处理是通过执行中断处理程序完成的。中断处理程序是事先编好放在内存固定位置的一段程序。中断处理程序的编制不可避免会用到一些通用寄存器，而这些寄存器在被中断的程序中也可能正在使用，它们存放着现行程序的工作数据，所以称之为中断现场。为了不破坏这个工作现场，必须在中断程序中加以保护，由软件将其转移到安全的地方，通常是压入堆栈。中断处理程序一般采用三段式结构，开头保护现场，中间为中断处理（属于实质性内容），结尾恢复现场。,硬件保护断点软件保护现场,http:/,53,中断返回,中断返回是由中断处理程序的最后一条指令（IRET）实现的，该指令的功能一是恢复原来被中断程序的PC和PSW值，

33、这些值在中断响应周期中保存于堆栈中；二是开中断。这样就又转到了原来程序的断点处继续工作。,http:/,54,6、程序中断方式的基本接口,程序中断由外设接口状态和CPU两方面来控制.在接口中，有决定是否向CPU发出中断请求的机构，主要是准备就绪RD和中断屏蔽IM两个触发器。在CPU方面，有决定是否受理中断请求的机构，主要是中断请求IR和允许中断EI两个触发器。,http:/,55,7、单级中断与多级中断处理,单级中断：单级中断系统是中断结构中最基本的一种形式。单级中断系统中不同优先级的设备同时请求时，CPU按照优先级一个一个进行处理。当CPU正在处理某个中断时，不允许其它中断源再中断CPU的程

34、序，即使优先权比它高的中断源提出中断请求也是如此。,http:/,56,单级中断与多级中断处理(续),多级中断 多级中断系统是指计算机中有很多中断源，根据各个中断事件的轻重缓急的程度分成若干级别，每个级别分配一个优先权，而且规定优先权高的中断级可以打断优先权低的中断服务程序，并以程序嵌套方式进行工作。,http:/,57,单级中断与多级中断处理(续),中断屏蔽与中断处理次序中断响应次序是由硬件排队判优线路决定的。但是，在中断屏蔽技术的控制条件下，可以通过软件改变屏蔽位的状态，从而改变多级中断（多重中断）的处理次序。中断系统的优先级包含两层意思，一是响应优先级，二是处理优先级。响应优先级是指由硬

35、件排队电路决定的、CPU准备响应中断请求的次序，排队电路一旦设计好将无法改变；处理优先级是指可由中断屏蔽码改变的、CPU对中断请求的实际处理的先后次序。如果不进行屏蔽，中断处理次序就是中断响应次序。,http:/,58,单级中断与多级中断处理(续),例、某计算机的中断系统有4个中断源，每个中断源对应一个屏蔽码。表1为程序优先级与屏蔽码的关系，中断响应的优先次序为ABCD。此时，中断的处理次序和响应次序是一致的。,表1：程序优先级与屏蔽码的关系,http:/,59,单级中断与多级中断处理(续),当A、B、C、D四个中断请求同时到来时，CPU的运动轨迹如下：,当中断请求按D、C、B、A的次序到来时

36、，CPU运动轨迹为：,http:/,60,单级中断与多级中断处理(续),在不改变中断响应次序的条件下，改变屏蔽码可以改变中断处理次序。在A、B、C、D中断请求同时到来时，CPU的运动轨迹将发生变化。响应ABCD；处理ADCB。,http:/,61,*单级中断与多级中断处理(续),允许和禁止中断、开放和屏蔽中断禁止中断与屏蔽中断是两个不同的概念。禁止中断是指“CPU中”的中断允许触发器置0，处于“关中断”，所有可屏蔽中断源的中断请求得不到响应。允许中断是指CPU中的中断允许触发器置1，处于“开中断”，可以响应中断源的中断请求。允许和禁止中断对应开和关中断。屏蔽中断是指某个中断源“接口中”的中断屏

37、蔽触发器被置1，对应的中断源不能发出中断请求，处于“中断封锁”。当中断接口中的中断屏蔽触发器置0，则该中断源处于“中断开放”，此时对应的中断源可以发出中断请求。,http:/,62,五、DMA方式,跟程序查询方式相比，中断方式更有效，但中断方式的数据传送仍以程序方式实现，在程序切换过程中存在许多额外操作，如保护断点、保护现场、恢复断点、恢复现场等，所以传送效率仍然不是很高，只适合中、低速设备的I/O操作。在大批量、高速度传送数据时，需要一种更加有效的方法，这就是DMA。DMA在主存和外设之间实现高速、批量数据交换，数据传输完全依靠硬件，不需要执行程序，因而速度快、效率高。,http:/,63,

38、1、DMA的基本概念,DMA方式是直接内存访问方式的简称，它完全依靠硬件在主存和I/O 设备之间进行直接的数据传送，在传送期间不需要CPU干预。理解DMA概念，需要弄清两层含义。其一，直接存储器访问时，数据不经过CPU。这意味着主存和外设之间有直接的数据通路，称为高速存储总线；其二，数据传送直接由硬件完成，不依靠程序的执行，所以不需要CPU介入来实现控制。DMA方式的主要优点是速度快。第一，CPU不参与数据传送操作，不需要取指令、取数等操作；第二，不需要进行保护现场、恢复现场之类的工作。第三，内存地址、传送数据个数的计数也由硬件完成。DMA方式的主要缺点是硬件线路复杂。,http:/,64,2

39、、特点与应用,DMA方式的特点：以响应随机请求方式，实现主存和外设之间的快速数据传送；数据传送不影响CPU的程序状态，除了访问主存发生的冲突外，CPU可以继续执行自己的程序；数据传送前的准备工作由操作系统的管理程序承担，DMA只负责简单的数据传送操作，传送结束后的善后处理则采用程序中断方式解决。DMA方式一般用于主存和高速设备间的数据传送、以及DRAM的刷新控制。高速设备包括：磁盘、磁带、光盘等外存储器。其它带有局部存储器的外围设备、通信设备。,http:/,65,3、DMA传送方式,DMA技术的出现，使得外设可以通过DMA控制器直接访问内存；同时，CPU可以继续执行程序，也要访问内存。那么D

40、MA控制器是如何与CPU分时使用内存的？通常情况下有三种方法：停止CPU访问内存；周期挪用；DMA与CPU交替访问内存。,http:/,66,停止CPU访存,当外设要求传送一批数据时，由DMA控制器提出申请，要求CPU放弃地址总线、数据总线和有关控制总线的使用权。申请获得批准后，DMA控制器开始掌控总线，并进行数据传送。数据传送完成后，DMA控制器把总线控制权交还CPU，通知CPU使用内存。这是一个完整的“申请建立传送归还”的过程。,优点：控制简单，适合高速设备成组传送数据；缺点：DMA控制器访问内存的时间里，内存的效能没有充分发挥。,http:/,67,周期挪用法,当I/O设备没有DMA请求

41、时，CPU按程序要求访问内存；一旦I/O设备有DMA请求并获得CPU批准后，CPU让出一两个周期的总线控制权，由I/O设备挪用，进行一次数据传送；然后，DMA控制器把总线控制权交还CPU，CPU继续工作。重复，直到数据块传送完。,CPU不需要访存时，I/O设备挪用一两个内存周期对CPU执行程序没有影响；I/O设备和CPU同时要求访存时，I/O设备访存优先，因I/O设备有时间要求，不能错过收发数据的机会。这种方法使用较多。,http:/,68,DMA与CPU交替访问内存,这种方法是把一个存取周期一分为二，一半给DMA使用，一半给CPU使用。其原理示意图如下。,这种方式不需要总线使用权的申请、建立

42、和归还过程，总线使用权是分时控制的。CPU和DMA控制器各有自己访问内存的地址寄存器、数据寄存器、读写信号等控制寄存器。总线控制权的转移几乎不需要时间，DMA传送效率很高。但硬件控制逻辑也就更加复杂，而且在没有DMA数据传送情况下，时间片被浪费。,http:/,69,4、基本的DMA控制器,一个DMA控制器是连接DMA方式的外设与系统总线的接口电路，这个接口电路是在中断接口的基础上再加DMA机构组成的。,DMA控制器组成：1、主存地址计数器2、传送长度计数器3、数据缓冲寄存器 4、DMA请求触发器5、控制/状态逻辑 6、中断机构,http:/,70,DMA各部件的功能,内存地址计数器：用来存放

43、要交换数据的内存地址。在DMA传送前，由程序初始化。当DMA传送时，每传送一次数据，地址计数器加1。传送长度计数器：用来记录传送数据块的长度。在DMA传送前，其内容也是由程序预置，并以补码表示。每传送一次数据，地址计数器加1，直到计数器溢出，引发DMA控制器向CPU发出中断请求信号。数据缓冲寄存器：暂存传送的数据。内存 数据缓冲器 外设。DMA请求触发器：外设准备好一个数据后就给出一个控制信号，使DMA请求触发器置1。该标志引发DMA请求，即“控制/状态逻辑”向CPU发出总线使用权的请求（HRQ），CPU以HLDA响应，“控制/状态逻辑”接收此信号后发出DMA响应信号，使DMA请求触发器复位。

44、控制/状态逻辑：用于修改内存地址计数器和字计数器、指定传送方向、并对DMA请求信号和CPU响应信号协调和同步。中断机构：当一数据块传送完成，溢出信号触发中断机构，向CPU提出中断请求，报告数据传送结束。CPU将进行DMA传送的收尾处理。,http:/,71,5、DMA数据传送过程,DMA数据传送过程可分为三个阶段：准备阶段、传送阶段、结束阶段，完成传送前的预处理、数据传送、传送后的结束处理。准备阶段：在DMA传送前必须做好准备工作，主机向DMA接口传送以下信息：读/写命令。向DMA控制器的主存地址计数器送数据块在内存中的首地址。向DMA控制器的设备地址寄存器送设备号。向传送长度计数器送数据字个

45、数。启动DMA。这些工作做完之后，CPU继续原来的工作。,http:/,72,DMA数据传送过程（续）,传送阶段外设准备好收发数据时，向主机发DMA请求。CPU在本机器周期结束后，响应该请求、并使CPU的总线驱动器处于高阻状态，让出主存使用权。DMA控制器发送内存地址、读/写命令。挪用一个存储周期，传送一个数据，主存地址计数器加1，字计数器减1，如果用补码表示则加1。判断数据是否传送完毕，即计数器是否等于0。若不为0，则撤销DMA请求，继续第一步的动作；若字计数器为0，进入结束阶段。结束阶段DMA控制器向主机发出中断请求，报告数据传送结束。CPU停止主程序执行，转向中断服务程序进行DMA操作的

46、后处理，包括校验送入内存的数据、决定是否继续DMA数据传送、测试是否发生错误等。,http:/,73,6、DMA方式与中断控制方式比较,DMA是程序中断技术的发展。在硬件逻辑机构的支持下，以更快的速度、更简便的形式传送数据。两者之间的区别在于：中断方式通过程序实现数据传送，而DMA直接用硬件来实现数据传送。CPU在执行完一条指令后响应中断，而在一个机器周期结束后响应DMA请求。中断方式不仅具有传送数据的能力，还能处理异常事件；而DMA只能进行数据传送。中断方式需要切换程序、保护现场和恢复现场；而DMA仅挪用一个存储周期，不改变CPU现场。DMA请求比中断请求优先级高。之所以优先响应DMA请求，

47、是为了防止丢失DMA高速传送的数据。,http:/,74,六、通道控制方式,在大型计算机系统中，所连接的I/O设备多、I/O操作多、I/O速度快，单纯依靠采用程序中断和DMA控制方式已不能满足输入输出的要求，于是通道控制方式被引入计算机系统。在通道控制方法下，CPU将部分权力下放给通道，让通道去管理外设，大大提高了CPU的工作效率。,http:/,75,1、通道的基本概念,通道控制方式是DMA方式的进一步发展。通道也是实现外设和主存之间直接数据交换的控制器，是一个具有特殊功能的处理机，专门负责数据的输入输出管理。通道有自己的指令和程序。从逻辑结构上讲，I/O系统一般具有四级连接：CPU、内存通

48、道设备控制器外设。一般大中型计算机I/O数据流量很大，所以I/O系统接有多个通道。设立多个通道的好处是对不同类型的I/O设备进行分类管理。通道与CPU同时要求访问内存时，通道优先权高于CPU。对于通道，所连接的设备读写速度越快，优先权越高。,http:/,76,具有通道的计算机系统结构图,http:/,77,通道的功能,通道的基本功能是执行通道指令，组织外设和内存进行数据传输，按I/O指令要求启动外设，向CPU报告中断等，具体有五项任务：接受CPU的I/O指令，按指令要求与外设进行联系。从内存取出属于自己的通道指令，经译码后向设备控制器发送各种命令。在外设和内存之间进行数据传送，并根据需要提供

49、数据缓冲空间、以及数据存放的主存地址和传送的数据量。根据要求把从外设得到状态信息、以及通道自身的状态信息送给CPU，供其使用。将外设的中断请求和通道请求按次序及时报告CPU。,http:/,78,CPU对通道的管理,在具有通道结构的计算机中，CPU是通过处理来自通道的中断以及执行I/O指令实现对通道的管理的。来自通道的中断有两种：数据传送结束中断故障中断输入输出指令分为两级：CPU执行的I/O指令：这种指令比较简单，且不直接控制I/O操作，只是负责通道的启动和停止，查询通道或设备的状态，控制通道去完成I/O操作等。通道执行的通道程序：在CPU启动通道后，通道执行通道程序来实现具体的I/O操作；

50、直到对应的通道程序全部执行完为止，本次I/O操作才算完成。,http:/,79,CPU对通道的管理（续）,通道程序由操作系统的设备管理程序生成。CPU在执行用户程序时，如果遇到输入输出指令，便转入操作系统的设备管理程序，根据输入输出指令提供的参数，自动生成通道程序，供通道执行。通常把CPU运行操作系统管理程序的状态称为管态，而把CPU执行用户程序的状态称为目态。大、中型计算机的I/O指令都属于管态指令，只有当CPU处于管态时，才能运行I/O指令。这是因为大、中型计算机的软硬件资源为多个用户共享，而不是分给某个用户专用的，需要统一管理。,http:/,80,通道对设备控制器的管理,通道通过使用通