交通灯拔控制器设计.ppt
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1、交通灯控制器设计,应用场合:繁忙的高速路与较少使用的农场路相交设计要求:探测器沿着农场路放置,只要有车辆等待着穿越十字路口,就发出信号C。交通灯按照如下方式操作:若农场路无车辆,则在高速路保持绿灯。在探测农场路有车辆,高速路上的交通灯应由绿到黄,再到红,并允许农场路方向灯变绿,绿灯亮一段时间,由绿变黄再到红。这时即使还有车辆穿越高速路,高速路的绿灯也要亮一段时间,假设:把两个黄灯时间设相同5S 将高速绿灯最短时间和农场路绿灯最长时间设置为相同10S 仅需一个计数器,能对两个时间间隔发生信号:一个间隔短、一个间隔长,理解问题,确定输入、输出、控制器的状态配置输入信号Reset:将控制器置于初始状
2、态 clk:系统时钟信号C:探测农场路上两个方向的车辆输出信号HG、HY、HR:分别点亮高速路上的绿灯、黄灯、红灯FG、FY、FR:分别点亮农场路上的绿灯、黄灯、红灯转换过程时间显示状态 按照输出组合唯一原则,仅有4种不同的输出,因此控制器有4个不同的状态HG:高速路亮绿灯(农场路亮红灯)HY:高速路亮黄灯(农场路亮红灯)FG:农场路亮绿灯(高速路亮红灯)FY:农场路亮黄灯(高速路亮红灯),基于Spartan-3E开发板交通灯控制器设计,为方便实验,探测器由按键代替。当按下FPGA开发板上按键时,产生的触发信号相当于检测到农场路上有车。由于FPGA板上led资源有限,农场和高速路上的交通灯由两
3、个LED管代替,HG状态显示00,HY状态显示01,FG状态显示10,FY状态显示11 Spartan-3E开发板有两个7段数码管,显示状态为转换过程剩余的时间。,系统模块图(硬件电路),控制器有限状态机将Reset,CLK,TL(相对长时间已到点)和TS(相对短的时间已经到点)以及经过同步之后的C(people)信号等作为输入,并产生ST(复位定时器,开始对长和短时间间隔进行计数)信号定时器子系统将Reset,CLK和ST信号作为输入,产生TL和TS为输出车辆传感器子系统具有一个异步输入C,而它的输出为C同步信号交通灯译码器将编码后的交通灯控制信号转换成不同的信号,分别驱动独立的交通灯,问题
4、分解,车辆传感器输出译码和交通灯显示定时器(短时间间隔TS和长时间间隔TL定时器)控制器的有限状态机 次态和输出组合逻辑 状态寄存器(n个状态位,其中n由状态编码决定),车辆探测器,嵌在路上的双掷开关用来判断是否有车辆到达因为车辆可在任意时刻到达,车辆探测器是异步工作的,为了将车辆识别信号同步化,该信号必须通过一个同步触发器,该触发器由系统时钟控制,车辆探测器(sensor.v模块),输入信号为clk,reset_n,people,其中people信号来自按键。输出信号为people_valid,表示检测信号有效。键盘检测原理:当按键按下时,输入电平由高变低,按键松开后,输入电平有低变高,如此
5、会产生一个下降沿和一个上升沿,只要扑捉到这两个沿,就可以确定按键按下。键盘防抖原理:在按键被按下的瞬间,由于物理上的原因,导致按键在被按键的瞬间的过程中其实是处于高电平和低电平之间进行抖动,加上本实验的时钟频率很高,容易产生信号采集错误,导致检测失败,无法得到正确的结果。若要正确防抖,需要在检测到按键上升沿后延迟一小段信号在进行上升沿和下降沿检测。,实验三 按键检测实验,交通灯译码器,使用2:4译码器,交通灯状态显示模块(segled.v),Spartan-3E开发板上提供两个LED七段数码管,可以显示数字。开发板上采用的是共阴的,即:低点亮。在Spartan-3E开发板上LED数码管不是直接
6、连在FPGA上,而是通过74HC595的8bit的串转并芯片连接到FPGA上的,这样连接的目的是可以更有效的使用FPGA的IO管脚,然后两个数码管再通过选通管脚选通。,农场和高速路上的交通灯4种状态由两个LED管代替。HG状态显示00,HY状态显示01,FG状态显示10,FY状态显示00,交通灯状态显示模块(segled.v),输入信号有:clk,reset_n,traffic_state,data_sel_temp,其中traffic_state为信号灯,直接驱动LED,data_sel_temp为送到两位数码中要显示的时间模块输出信号分别为:led_b0,ledb1,led_data,le
7、d_oe_n,led_rck,led_srck。led_b0,led_b1作为选通数码管信号,高电平有效。led_data,串行输入数据信号led_oe_n,选通74HC595,低电平有效。led_rck,串行数据转并信号led_srck,数据串行输入 74HC595移位信号。led1,led2,显示红绿黄灯,间隔定时器,设计的目的是在ST信号进行设置之后,产生TL和TS信号。使用一个计数器和外部译码器逻辑。当ST信号为真时,计数器清零,而当计数器的计数值到达一个适当的阈值时,外部逻辑就使得TL或TS信号为真。假设计数到0111时,TS为真,当到达1111时,TL为真,时钟分频与计时模块(ti
8、mer.v),输入信号clk,reset_n,ST,traffic_state.其中ST为计数器复位后重新启动信号,traffic_state为当前显示状态输出信号为TS,TL,data_sel_temp,当TS为1,表示短时间计时已到,当TL为1,表示长时间计时已到。data_sel_temp表示定时器剩余的定时时间值(用于显示)。,时钟分频与计时模块(timer.v),/purpose:Divide the 66.666667MHZ clk to 1HZ,generate the TS and TL signal。used for controlling the display time
9、of traffic lightmodule timer(TS,TL,ST,clk,reset_n,traffic_state,data_sel_temp);outputTS;outputTL;output 7:0 data_sel_temp;reg 7:0 data_sel_temp;input ST;input clk;input reset_n;input 1:0 traffic_state;reg 3:0 value;reg 24:0 counter;reg clk1hz;wire time10s;wire time5s;,时钟分频与计时模块(timer.v),always(posed
10、ge clk or negedge reset_n)beginif(reset_n=1b0)begincounter=25d0;clk1hz=1;endelse if(counter25d33333333)counter=counter+1;else begin counter=25d0;clk1hz=clk1hz;endend,/Divide the 66.666667MHZ clk to 1HZ,always(posedge clk1hz or negedge reset_n or posedge ST)begin if(reset_n=1b0)value=5)?1b1:1b0;assig
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