【教学课件】第4章原理图输入设计方法.ppt

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1、第4章 原理图输入设计方法,4.1 MAX+plusII原理图输入功能,1、支持多层次设计,2、可时序仿真（0.1ns），能发现可能的竞争冒险现象,3、能将设计中所有电路和测试文件存储入档,4、可编程下载，进行硬件验证,注：除原理图输入，其他流程与文本输入（VHDL）相同,优点：设计者不需具备编程技术、硬件语言，只要会画原理图即可入门。,4.2 MAX+plusII元件库,基本逻辑元件库PRIM：,宏功能元件MF：,与非门、非门、D触发器等,74系列器件,LPM：,兆功能块（类似IP核）,本章通过1位全加器的设计介绍：,4.3 1位全加器设计,原理图输入的设计步骤、,元件库的调用、,原理图的设

2、计方法、,多层次设计方法/元件的包装与调用,1位全加器的含义：,A+B+CY=SOCO,如：1+1+1=11,方法1：直接列出真值表，用卡诺图化简得到逻辑表达式，从而画出电路图。,SO=ABC+ABC+ABC+ABC,CO=BC+AB+AC,1位半加器电路构成：A+B=SO+CO,方法2：设计1位半加器，再组合成需要的全加器,SO=AB+AB CO=AB,目的：了解多层次的设计方法,原理图设计步骤,步骤1：在WINDOWS下为本项工程设计建立文件夹。如E:MY_PRJ,注意：文件夹名不能用中文，且不可带空格。此文件夹将被EDA默认为工作库work library,步骤2：启动Max plus

3、II,步骤3：输入设计项目和存盘,选择原理图编辑器,1、新建一个设计文件,FILE/NEW,2、调入元件,在空白处点击鼠标右键,在空白处点击鼠标右键，,弹出窗口中选择“Enter Symbol”,PRIM基本硬件库MF宏功能库LPM库,选择元件库,也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT等,库中的元件自动显示,将所需元件全部调入原理图编辑窗,非门：NOT,2输入与门：AND2,同或门：XNOR,输入引脚：INPUT,输出引脚：OUTPUT,3、连接原理图,将调进来的元件连接成半加器,连线工具：,（连 接/断开、拖拉元件连线是否保持连接）,箭头（选取）,A（输入文字）,

4、折线,直线,曲线,圆,放大,缩小,全图,橡皮筋功能,技巧,删除连线/元件：点击或用箭头或拖拉选中，再按DELETE键给I/O脚改名：双击PIN NAME/改名,将连接好的原理图存盘,点击保存,注意，要存在自己建立的文件夹中,文件名取为：h_adder.gdf,步骤4：将设计项目设置成工程文件(PROJECT),FILE,PROJECT,将工程设置成当前的文件,如果文件没打开或不是最顶层，应用NAME,注意指向的路径、文件改变了,步骤5：选择目标器件并编译,ASSIGN,DEVICE,选择器件系列：ACEX1K系列,根据实验箱上的元件型号选择，选EP1K30TC144-3,注意，要消去Show

5、only Fastest Speed Grades的勾，使所有速度级别的器件都能显示出来,步骤6：编译compiler,MAX+plus II,选择编译器,编译窗,编译START前消去quartus fit项,消去Quartus适配操作,Fitter Settings,消去这里的勾,Processing,按编译窗口的start,注意错误报告和信息窗口Message,只有Timing characteristic可忽略,(1)建立波形文件。为仿真测试新建一个文件,File/New,选择波形编辑器文件,步骤7：时序仿真,信号名,取样点的值,取样点,(2)输入信号节点,从SNF文件中输入设计文件的信

6、号节点,NODEENTER NODE FROM SNF,点击“LIST”,SNF文件中的信号节点,选取,OK,（3）在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾),OPTIONSNAP TO GRID,(4)设定仿真时间。,FILEEND TIME,60us,(5)编辑输入信号波形,用鼠标拖拉选定区域，再用工具条设高低电平,放大/缩小,0/1,任意/高阻,时钟信号,(6)波形文件存盘。,(7)运行仿真器。,(8)观察分析半加器仿真波形。,(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.,I/O延时时间,(10)包装元件入库。,选择菜单“File

7、”“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。,步骤8：引脚锁定,方法1：手工输入（不好用）,再编译一次，将引脚信息编译进去,引脚对应情况半加器信号 目标器件EP1K30TC144引脚号 a 27b 26co 39so 38,步骤9：编程下载,(1)下载方式设定,在编程窗打开的情况下选择下载方式设置,

8、(2)下载/编程,1位全加器设计,Ain+Bin+Cin=Cout Sout 结果0011,前面已介绍可用卡诺图化简，直接给出表达式。,为说明顶层元件调用，用半加器实现：Ain+Bin=C1 S1 00 01 10S1+Cin=C2 SoutC1+C2=Cout（因不可能同时为1）,步骤10：设计顶层文件,(1)仿照前面的“步骤2”，打开一个新的原理图编辑窗口,调出已设计好的半加器元件,(2)完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。,(3)将当前文件设置成Project，并选择目标器件为EPF1K30TC144-3。,(4)编译此顶层文件f_adder.gdf，然后建立波形仿真文件。,(5)对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。,(6)锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。,(4)资源编辑,(5)引脚锁定,图 4-39 Device View窗,1、MAXplus/Floorplan Editor 2、Layout/FullScreen无勾 3、Layout/Device View4、Layout/Current Assignment Floorplan拖拉即可,