《中规模集成电路》PPT课件.ppt
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1、第七章 中规模通用集成电路及其应用,7.1常用中规模组合逻辑电路,7.2常用中规模时序逻辑电路,7.3常用中规模信号产生与变形电路,第七章 中规模通用集成电路及其应用,集成电路由SSI发展到MSI、LSI、VLSI,单块芯片功能不断增强。SSI集成基本器件(逻辑门、触发器);MSI集成逻辑部件(译码器、寄存器);LSI和VLSI集成数字子系统或整个数字系统(微处理器、单片机)。采用中、大规模集成电路组成数字系统具有如下特点:体积小、功耗低、可靠性高,易于设计、调试、维护!,7.1 常用中规模组合逻辑电路,常用器件:二进制并行加法器、译码器、编码器、多路选择器和多路分配器。7.1.1 二进制并行
2、加法器 二进制并行加法器:一种能并行产生两个n位二进制数“算术和”的逻辑部件。按其进位方式不同分为:串行进位二进制并行加法器和超前进位二进制并行加法器。,7.1.1 二进制并行加法器,(一)加法器的功能与分类,功能:实现N位二进制数相加,按实现方法分类:串行进位加法器、超前进位加法器,(1)串行进位加法器,如图:用全加器实现4位二进制数相加。,注意:CI0=0,(2)超前进位加法器,进位位直接由加数、被加数和最低位进位位CI0形成。,(二)加法器的应用,例6:试用四位加法器实现8421BCD码至余3BCD码的转换。,加法器的逻辑符号,N位加法运算、代码转换、减法器、十进制加法,解:余3码比84
3、21码多3,因此:,A3-A0:8421码,B3-B0:0011(3),CI0:0,7.1.2 译码器和编码器,(特定含义:规则、顺序),二进制代码,某种代码,译 码,编 码,译码器,编码器,一、译码器,(一)二进制译码器,二进制译码器输入输出满足:m=2n,如:24译码器 38译码器 416译码器,(二)十进制译码器,又称:二十进制译码器 或:410译码器,译码输入:n位二进制代码,译码输出m位:,一位为1,其余为0,或一位为0,其余为1,译码输入,二进制编码0-7依次对应8个输出,38译码器74LS138,八个输出端,低电平有效。译码状态下,相应输出端为 禁止译码状态下,输出均为,S1、,
4、A0 A2,使能端的两个作用:,(1)消除译码器输出尖峰干扰,EN端的正电平的出现在A0-A2稳定之后,EN端正电平的撤除在A0-A2再次改变之前,(2)逻辑功能扩展,例:用38译码器构成416译码器,例:用38译码器构成416译码器,X0-X3:译码输入,E:译码控制E=0,译码 E=1,禁止译码,X3-X0:0000-0111,,第一片工作,X3-X0:1000-1111,第二片工作,例12:试用 CT74LS138和与非门构成一位全加器。,解:全加器的最小项表达式应为,(三)译码器的应用,(三)数字显示译码器,(1)七段数码管,(2)七段显示译码器,:高电平亮,:低电平亮,每一段由一个发
5、光二极管组成,输入:二十进制代码,输出:译码结果,可驱动相应的七段数码管显示出正确的数字,七段译码器CT7447,D、C、B、A:BCD码输入信号,ag:译码输出,低电平有效,熄灭信号输入/灭零输出信号,二、编码器,优先编码,功能:输入m位代码 输出n位二进制代码 m2n,优先编码器允许几个输入端同时加上信号,电路只对其中优先级别最高的信号进行编码。,逻辑功能:任何一个输入端接低电平时,三个输出端有一组对应的二进制代码输出,(一)二进制编码器,将输入信号编成二进制代码的电路,如图:三位二进制编码器(8线3线编码器)。,8线3线优先编码器CT74LS148,:编码输出端,管脚定义:,(二)编码器
6、的应用,(3)第一片工作时,编码器输出:0000-0111第二片工作时,编码器输出:1000-1111,解:(1)编码器输入16线,用两片8-3线编码器,高位为第一片,低位为第二片,(2)实现优先编码:高位选通输出与低位控制端连接,例14:用8-3线优先编码器CT74LS148扩展成16线-4线编码器。,7.1.3 数据选择器和数据分配器,在多个通道中选择其中的某一路,或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道去。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,发送端,并串,接收端,串并,一、数据选择器,(一)分类:二选一、四选
7、一、八选一、十六选一,双四选一数据选择器CT74LS153,双四选一数据选择器CT74LS153,简易符号,八中选一数据选择器CT74LS151,(二)数据选择器的应用,例:试用最少数量的四选一选择器扩展成八选一选择器。,解:(1)用一片双四选一数据选择器,实现八个输入端(2)用使能端形成高位地址,实现三位地址,控制八个输入。,例:试用四选一数据选择器构成十六选一的选择器,二、数据分配器,(一)数据分配器的功能,分配器与选择器的功能相反,一输入,多输出,逻辑符号,(二)数据分配器的应用,例:利用数据选择器和分配器实现信息的“并行串行并行”传送。,由译码器连成的数据分配器,0 0 0,0,1,1
8、,0,译码,禁止译码,0,1,计数器的分类,按进位方式,分为同步和异步计数器,按进位制,分为模二、模十和任意模计数器,按逻辑功能,分为加法、减法和可逆计数器,按集成度,分为小规模与中规模集成计数器,7.2 常用中规模时序逻辑电路,一、四位二进制同步计数器CT74161,四个主从J-K触发器构成D A:高位低位CP:时钟输入,上升沿有效R:异步清零,低电平有效LD:同步预置,低电平有效QD QA:高位低位P、T:使能端,多片级联,1、逻辑符号,输 入 输 出CPRLDP(S1)T(S2)A B C DQA QB QC QD00 0 0 0 10A B C DA B C D110保持11 0保持1
9、11 1计数,CT74161功能表,(1).异步清除:当R=0,输出“0000”状态。与CP无关,(2).同步预置:当R=1,LD=0,在CP上升沿时,输出端即反映输入数据的状态,(3).保持:当R=LD=1时,各触发器均处于保持状态,(4).计数:当LD=R=P=T=1时,按自然二进制计数。若初态为0000,15个CP后,输出为“1111”,进位QCC=TQAQBQCQD=1;第16个CP作用后,输出恢复到初始的0000状态,QCC=0,2、功能,一、四位二进制同步计数器CT74161,CT74161功能表,CT74163功能表,二、四位二进制同步计数器CT74163,二、四位二进制同步计数
10、器CT74163,采用同步清零方式。当R=0时,只有当CP 的上升沿来到时,输出QDQCQBQA 才被全部清零,1、外引线排列和CT74161相同,2、置数,计数,保持等功能与CT74161相同,3、清零功能与CT74161不同,比较四位二进制同步计数器,CT74163,异步清零同步预置保持计数,CT74161,同步清零同步预置保持计数,CT74161/CT74163功能扩展,连接成任意模M 的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,态序表 计数 输 出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0
11、 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,例1:设计M=10 计数器,1.同步预置法,方法一:采用后十种状态,0110,0110,0,态序表 计数 输 出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1,例1:设计M=10 计数器,方法二:采用前十 种状态,0000,1001,0,0000,1.同步预置法,仿 真,例2:同步预置法设计 M=24 计数器,0001,1000,0,1000,0000,(
12、24)10=(11000)2,需 两 片,初态为:0000 0001,终态:00011000,CT74161/CT74163功能扩展,连接成任意模M 的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0,采用CT74161,0,0000,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0
13、1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1,采用CT74161,例2:组成模9计数器,0,0000,例2:M=13 计数器,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0,采用CT74163,0,0000,仿 真,CT74161/CT74163功能扩展,连接成任意模M 的计数器,1
14、、同步预置法,2、反馈清零法,3、多次预置法,M=10 计数器,态序表 N QD QC QB QA0 0 0 0 0,例1:分析电路功能,2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 0,7 1 1 0 18 1 1 1 09 1 1 1 1,1 0 1 0 0,6 1 1 0 0,三、四位二进制可逆计数器CT74193,输 入 输 出CPU CPD RLD A B C D QAQB QC QD 1 0 000 0 0 A B C D ABCD 1 0 1 加法计数 1 0 1 减法计数 1 1 0 1 保持,CT74193功能表,三、四位二进制可逆计数器CT74193
15、,D A:高位低位CPU,CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QD QA:高位低位,(一)、逻辑符号,加到最大值时产生进位信号QCC=0,减到最大值时产生借位信号QDD=0,连接成任意模M 的计数器,1、接成M16的计数器,2、接成M16的计数器,(二)、CT74193功能扩展,三、四位二进制可逆计数器CT74193,态序表 N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,例1:用CT74193设计M=9
16、 计数器,方法一:采用异步预置、加法计数,1、接成M16的计数器,0110,0110,方法二:采用异步预置、减法计数,态序表NQDQCQBQA01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0,1001,1001,例1:用CT74193设计M=9 计数器,1、接成M16的计数器,连接成任意模M 的计数器,1、接成M16的计数器,2、接成M16的计数器,(二)、CT74193功能扩展,三、四位二进制可逆计数器CT74193,例1:用CT74193设计M=147 计数器,方法一:采用异步清
17、零、加法计数,M=(147)10=(10010011)2需要两片CT74193,2、接成M16的计数器,1001,1100,0000,0000,方法二:采用减法计数异步预置利用QCB端,M=(147)10=(10010011)2,1001,1100,1100,1001,例1:用CT74193设计M=147 计数器,2、接成M16的计数器,输 入 输 出CP R0(1)R0(2)Sg(1)Sg(2)QA QB QC QD11 0 0 0 0 011 0 0 0 0 0 1 1 1 0 0 10 0 计 数 0 0 0 00 0,四、异步计数器CT74290,四、异步计数器CT74290,(1)触
18、发器A:模2 CPA入QA出(2)触发器B、C、D:模5异步计数器 CPB 入QD QB出CPA、CPB:时钟输入端R01、R02:直接清零端Sg1、Sg2:置9端QD QA:高位低位,(一)、逻辑符号,1.直接清零:当R01=R02=1,Sg1、Sg2有低电平时,输出“0000”状态。与CP无关,2.置9:当Sg1=Sg2=1 时,输出 1001 状态,3.计数:当R01、R02及Sg1、Sg2有低电平时,且当有CP下降沿时,即可以实现计数,(二)、功能,四、异步计数器CT74290,在外部将QA和CPB连接构成8421BCD码计数 CPA入QD QA出,在外部将QD和CPA连接构成5421
19、BCD码计数 CPB入QA QD QC QB出,例 1:采用CT74290 设计M=6计数器,方法一:利用R端,M=6 态序表 NQAQBQCQD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 0,0110,0000,例 2:采用CT74290 设计M=7计数器,M=7 态序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1,方法二:利用S 端,1001,0110,例 3:用CT74290 设计M=10计数器,M=10 态序表 NQ
20、AQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0,要求:采用5421码计数,例 4:用CT74290 设计M=88计数器,方法三:采用两片CT74290级联,0,1,移位寄存器,五、寄存器,单向移位寄存器,双向移位寄存器,(一)、中规模寄存器CT74175,四个D触发器构成,2.功能:CT74175真值表 输入 输出R CP D Q 0 1 1 0 0 1 Q0,1.逻辑符号,移位寄存器,假设4是低位寄存器,1是高位寄存器,由D触发器的特性方程可知:,左移寄存器,欲存
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