《中规模组合逻辑器》PPT课件.ppt

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1、若干典型的组合逻辑集成电路,1.重点掌握各种常用中规模器件的 基本原理分析或设计：用组合逻辑电路的分析方法（或设计方法）进行。4/2编码器、2/4译码器、4选1数据选择器、半加器、全加器、一位数值比较等简单电路；2.会看集成芯片功能表。3.掌握各种集成芯片的使用，比如多片扩展。重点掌握译码器、数据选择器的使用（用于逻辑函数的实现、组合逻辑电路的设计）。,若干典型的组合逻辑集成电路,3.4 编码器,3.5 译码器/数据分配器,3.6 数据选择器,3.7 数值比较器,3.8 算术运算电路,能将每一个编码输入信号变换为不同的二进制的代码输出。,如8线-3线编码器：将8个输入的信号分别编成 8个3位二

2、进制数码输出。,如BCD编码器：将10个编码输入信号分别编成10个4位码输出。,编码器的逻辑功能：,编码：赋予二进制代码特定含义的过程称为编码。,如：8421BCD码中，用1000表示数字8,编码器：具有编码功能的逻辑电路。,3.4 编码器,普通编码器和优先编码器。,普通编码器：,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,编码器(Encoder)的分类,任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。,二进制编码器的结构框图,一、普通二进制编码器,1、二进制编码器,任何时候只允许

3、输入一个有效编码信号，否则输出就会发生混乱。,4线2线普通二进制编码器(设计),编码器的输入为高电平有效。,2）表达式,3）逻辑图,2.十进制编码器-键盘输入8421BCD码编码器,该编码器为输入低电平有效,1)键盘输入8421BCD码编码器功能表,代码输出,使能标志,编码输入,2）表达式,3）逻辑图,当所有的输入都为1时，Y1Y0=？,Y1Y0=00,无法输出有效编码。,结论：普通编码器不能同时输入两个已上的有效编码信号,I2=I3=1,I1=I0=0时，Y1Y0=？,Y1Y0=00,二、优先编码器,优先编码器的提出：,实际应用中，经常有两个或更多输入编码信号同时有效。,必须根据轻重缓急，规

4、定好这些外设允许操作的先后次 序，即优先级别。,识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。,1.优先编码器线(42 线优先编码器)（设计）,（1）列出功能表,高,低,（2）写出逻辑表达式,（3）画出逻辑电路（略）,输入编码信号高电平有效，输出为二进制代码,输入为编码信号I3 I0 输出为Y1 Y0,2.二进制优先编码器集成电路芯片74X148（8/3线优先编码器）,注意：该电路为反码输出。EI为使能输入端(低电平有效)，EO为使能输出端(高电平有效)，GS为优先编码工作标志(低电平有效)。,（1）功能表,（2）逻辑电路图,（3）74148逻辑符号,引脚图,逻辑符号

5、,（3）74148逻辑符号,（4）应用电路,a.多片扩展,（4）应用电路,b.组成8421BCD编码器,译码器的分类：,译码：译码是编码的逆过程，它能将二进制码翻译成代表某 一特定含义的信号.(即电路的某种状态),译码器的概念与分类,译码器：具有译码功能的逻辑电路称为译码器。,唯一地址译码器,代码变换器,将一系列代码转换成与之一一对应的有效信号。,将一种代码转换成另一种代码。,二进制译码器 二十进制译码器显示译码器,常见的唯一地址译码器：,4.5 译码器,M=2n,二进制译码器,n 个输入端,使能输入端,2n个输出端,设输入端的个数为n，输出端的个数为M则有 M=2n,一、二进制译码器,1.2

6、线-4线译码器的逻辑电路(分析）,一、二进制译码器,2线-4线译码器的逻辑电路(设计）？,1）74X138集成译码器的逻辑电路图,2.集成译码器 74HC138(74LS138),2）74X138集成译码器功能表,最小项译码器,3）74X138集成译码器的逻辑符号,3）74X138集成译码器的逻辑符号,其它书籍中74X138的常用符号,国标符号,3.二进制译码器的应用,1）译码器的扩展,用两片74138扩展为4线16线译码器,基于这一点用该器件能够方便地实现三变量逻辑函数。,2）用译码器实现逻辑函数(*),.,当G1=1，G2A=G2B=0时,例1 试用译码器和门电路实现逻辑函数：,解：将逻辑

7、函数转换成最小项表达式，再转换成与非与非形式。,=m3+m5+m6+m7=,用一片74138加一个与非门就可实现该逻辑函数。,例2 某组合逻辑电路的真值表如表示，试用译码器和门电路设计该逻辑电路。,解：写出各输出的最小项表达式，再转换成与非与非形式:,用一片74138加三个与非门就可实现该组合逻辑电路。,可见，用译码器实现多输出逻辑函数时，优点更明显。,用译码器实现逻辑函数的步骤,1.写出逻辑函数的最小项和的形式；2.将逻辑函数的最小项和的表达式变换成与非与非式；3.画出接线图。4.如果函数为4变量函数，用3/8线译码器实现，则需先用两片3/8线译码器扩展成4/16线译码器，在此基础上进行以上

8、步骤。,数据分配器相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。,数据分配器示意图,3）用74138组成数据分配器,数据分配器将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。,用译码器设计一个“1线-8线”数据分配器,二、代码变换译码器-集成二十进制译码器 7442,功能：将8421BCD码译成为10个状态输出。,功能表,对于BCD代码以外的伪码（10101111这6个代码）Y0 Y9 均为高电平。,集成二十进制译码器7442,引脚图、逻辑符号,集成二十进制译码器7442,三、显示译码器,1.七段显示译码器,常用的数字显示器有多种类型，按显示方

9、式分，有字型重叠式、点阵式、分段式等。按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。1）七段数字显示器原理,常用的集成七段显示译码器 74X48,七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器。,7448的逻辑功能：,（1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l15的二进制码（00011111）进行译码，产生对应的七段显示码。,（4）灭零。当LT=1，而输入为0的二进制码0000时，只有当RBI=1时，才产生0的七段显示码,如果此时输入RBI=0，则译码器的ag输出全0，使显示器全灭；所以R

10、BI称为灭零输入端。,（3）试灯。当LT=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。,（2）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。作输入使用时，如果BI=0时，不管其他输入端为何值，ag均输出0，显示器全灭。因此BI称为灭灯输入端。(优先级别最高)作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。,将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。具有无效0消隐功能的多位数码显示系统,

11、3.6 数据选择器,一、数据选择器的定义与功能,数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。,数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”。,二、4选1数据选择器（分析）,2 位地址码输入端,使能信号输入端，低电平有效,1路数据输出端,1.逻辑电路,数据输入端,2.工作原理及逻辑功能,74X151功能框图,三、集成电路数据选择器,1.8选1数据选择器74X151 功能框图,2个互补输出端,8 路数据输入端,1个使能输入端,3 个地址输入端,2.74LS151的逻辑电路图,3.74X151的功能表,4

12、.74X151集成译码器的逻辑符号,数据选择器组成逻辑函数产生器,控制Di，就可得到不同的逻辑函数。,5、数据选择器74LS151的应用(*),比较Y与L，当 D3=D5=D6=D7=1 D0=D1=D2=D4=0时，,Y=L,例1 试用8选1数据选择器74LS151产生逻辑函数,解:,利用8选1数据选择器组成函数产生器的一般步骤,a、将函数变换成最小项表达式,b、使器件处于使能状态,c、地址信号S2、S1、S0 作为函数的输入变量,d、处理数据输入D0D7信号电平。逻辑表达式中有mi,则相应Di=1，其他的数据输入端均为0。,要实现的逻辑函数中的变量个数与数据选择器的地址输入端的个数相同，将

13、变量与数据选择器的地址输入端一一对应即可。,如果要实现的逻辑函数中的变量个数与数据选择器的地址输入端的个数不同，不能用前述的简单办法。应分离出多余的变量，把它们加到适当的数据输入端。,例2 试用8选1数据选择器74X151实现单输出组合逻辑函数,解法一：,其中：S2=A,S1=B,S0=C,比较Y与L，当 D5=D7=1,D0=D1=D2=D4=0时,Y=L,解法二：,解法三：先用两片151实现16选一，然后按照地址位数与函数变量个数相同，数据输入端均为常数的方法去做。,用两片74151组成二位八选一的数据选择器,数据选择器的扩展位的扩展,字的扩展,将两片74LS151连接成一个16选1的数据

14、选择器，,实现并行数据到串行数据的转换,3.7 算术运算电路,在两个1位二进制数相加时，不考虑低位来的进位的相加-半加 在两个二进制数相加时，考虑低位进位的相加-全加 加法器分为半加器和全加器两种。,半加器,全加器,一、半加器和全加器,两个4 位二进制数相加:,1.1位半加器（Half Adder）,不考虑低位进位，将两个1位二进制数A、B相加的器件。,半加器的真值表,逻辑表达式,如用与非门实现最少要几个门?,C=AB,逻辑图,2.全加器（Full Adder）,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。,你能用7415174138设计全加

15、器吗?用这两种器件组成逻辑函数产生电路,有什么不同?,于是可得全加器的逻辑表达式为,1.串行进位加法器,如何用1位全加器实现两个四位二进制数相加？A3 A2 A1 A0+B3 B2 B1 B0=?,低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。,二、多位数加法器,定义两个中间变量Gi和Pi：,Gi=AiBi,2.超前进位加法器,1)提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。,定义第i 位的进位信号（Ci）：,Ci=GiPi Ci-1,4位全加器进位信号的产生：,C0=G0+P0 C

16、-1,C1=G1+P1 C0C1=G1+P1 G0+P1P0 C-1,C2=G2+P2 C1 C2=G2+P2 G1+P2 P1 G0+P2 P1 P0C-1,C3=G3+P3 C2=G3+P3（G2+P2 C1)=G3+P3 G2+P3P2 C1=G3+P3 G2+P3P2(G1+P1C0)C3=G3+P3 G2+P3P2 G1+P3P2 P1(G0+P0C-1),Gi=AiBi,Ci=GiPi Ci-1,2)超前进位集成4位加法器74LS283,74HC283逻辑框图,3)超前进位加法器74LS283的应用,例1.用两片74LS283构成一个8位二进制数加法器。,在片内是超前进位，而片与片

17、之间是串行进位。,余3码输出,1,1,0,0,例2.用74283构成将8421BCD码转换为余3码的码制转换电路。,8421码,余3码,0000,0001,0010,0011,0100,0101,+0011,+0011,+0011,CO,例3.用74X283构成一位8421BCD码的加法器,CS9=S3S2+S3S1,修正信号M=N+CS9=N+S3S2+S3S1,一、1位数值比较器(设计),数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。,输入：两个一位二进制数 A、B。,输出：,3.8 数值比较器,1位数值比较器,二、2 位数值比较器：,输入：两个2位二进制数 A=A

18、1 A0、B=B1 B0,能否用1位数值比较器设计两位数值比较器?,比较两个2 位二进制数的大小的电路,当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。,当高位相等时，两数的比较结果由低位比较的结果决定。,用一位数值比较器设计多位数值比较器的原则,真值表,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),三、集成数值比较器

19、,1.集成数值比较器74LS85的功能,74LS85的引脚图,74LS85是四位数值比较器，其工作原理和两位数值比较器相同。,74LS85的示意框图,4位数值比较器74LS85的功能表,用两片74LS85组成8位数值比较器（串联扩展方式）。,2.集成数值比较器的位数扩展,输入:A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0,用两片74LS85组成16位数值比较器（并联方式）,中规模组合器件小结,1常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、数值比较器、加法器等。2上述组合逻辑器件除了具有其基本功能外，还可用来设计组合逻辑电路。应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少3用MSI芯片设计组合逻辑电路最简单和最常用的方法是，用数据选择器设计多输入、单输出的逻辑函数；用二进制译码器设计多输入、多输出的逻辑函数。,