《fpga设计经验》PPT课件.ppt

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1、数字电路设计中的几个基本概念,建立时间和保持时间建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。,数字电路设计中的几个基本概念,数字电路设计中的几个基本概念,竞争和冒险现象 信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间

2、。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。如果一个组合逻辑电路中有毛刺出现，就说明该电路存在冒险。为避免上述现象，输入和输出是尽量寄存器化例：A=B 当B从00变化到11时，0、1位变化顺序未知则A输出可能为01或10,数字电路设计中的几个基本概念,数字电路设计中的几个基本概念,无法保证A,B,C,D变化同步，输出有可能出现毛刺,数字电路设计中的几个基本概念,冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此

3、判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。,数字电路设计中的几个基本概念,如何处理毛刺 是利用D触发器的D输入端对毛刺信号不敏感的特点常采用格雷码计数器取代普通的二进制计数器,数字电路设计中的几个基本概念,清除和置位信号 异步清0同步清0,数字电路设计中的几个基本概念,触发器和锁存器触发器的语言描述：always(posedge clk)begin Q=d;end,数字电路设计中的几个基本概念,锁存器的语言描述always(posedge clk)begin if(en=1)Q=d;end,FPGA/CPLD中的一些设计方法,FPGA设计中的同步设计 异步设计不是总

4、能满足(它们所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态,在该状态下，触发器的输出不能识别为l或0。如果没有正确地处理，亚稳性会导致严重的系统可靠性问题。,FPGA/CPLD中的一些设计方法,在FPGA的内部资源里最重要的一部分就是其时钟资源（全局时钟网络），它一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络的，这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异是可以忽略不计的。在FPGA中上述的全局时钟网络被称为时钟树，无论是专业的第三方工具还是器件厂商提供

5、的布局布线器在延时参数提取、分析的时候都是依据全局时钟网络作为计算的基准的。如果一个设计没有使用时钟树提供的时钟，那么这些设计工具有的会拒绝做延时分析有的延时数据将是不可靠的。,FPGA/CPLD中的一些设计方法,全局时钟对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。,FPGA/CPLD中的一些设计

6、方法,FPGA/CPLD中的一些设计方法,（最好的方法是用全局时钟引脚去钟控PLD内的每一个寄存器，于是数据只要遵守相对时钟的建立时间tsu和保持时间th）,FPGA/CPLD中的一些设计方法,门控时钟在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。,FPGA/CPLD中的一些设计方法,FPGA

7、/CPLD中的一些设计方法,我们往往可以将门控时钟转换成全局时钟以改善设计项目的可靠性。,FPGA/CPLD中的一些设计方法,FPGA/CPLD中的一些设计方法,多级逻辑时钟 当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。,FPGA/CPLD中的一些设计方法,行波时钟即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以象全局时钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算变得很复杂。行波

8、时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。多时间之间会发生数据交换,FPGA/CPLD中的一些设计方法,Eg:在我们日常的设计中很多情形下会用到需要分频的情形，好多人的做法是先用高频时钟计数，然后使用计数器的某一位输出作为工作时钟进行其他的逻辑设计。其实这样的方法是不规范的。always(posedge clk)begin counter=counter+1;endalways(posedge counter1)a=b;,FPGA/CPLD中的一些设计方法,多时钟系统 当系统中有两个或两个以上非同

9、源时钟的时候，数据的建立和保持时间很难得到保证，我们将面临复杂的时间问题。最好的方法是将所有非同源时钟同步化。,FPGA/CPLD中的一些设计方法,如果时钟间存在着固定的频率倍数，这种情况下它们的相位一般具有固定关系，可以采用下述方法处理；使用高频时钟作为工作时钟，使用低频时钟作为使能信号，当功耗不作为首要因素时建议使用这种方式；在仔细分析时序的基础上描述两个时钟转换处的电路；,FPGA/CPLD中的一些设计方法,如果电路中存在两个不同频率的时钟，并且频率无关，可以采用如下策略：利用高频时钟采样两个时钟，在电路中使用高频时钟作为电路的工作时钟，经采样后的低频时钟作为使能；在时钟同步单元中采用两

10、次同步法 使用握手信号；关键在什么时候设置标志位 使用双时钟FIFO进行数据缓冲,FPGA/CPLD中的一些设计方法,FPGA设计中的延时电路的产生首先在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方法有：使信号经过逻辑门得到延时（如非门）；使用器件提供的延时单元（如Altera公司的LCELL，Xilinx公司的）；,FPGA/CPLD中的一些设计方法,当需要对某一信号作一段延时时，初学者往往在此信号后串接一些非门或其它门电路，此方法在分离电路中是可行的。但在中，开发软件

11、在综合设计时会将这些门当作冗余逻辑去掉，达不到延时的效果。用ALTERA公司的MaxplusII开发时，可以通过插入一些原语来产生一定的延时，但这样形成的延时在芯片中并不稳定，会随温度等外部环境的改变而改变，因此并不提倡这样做。,FPGA/CPLD中的一些设计方法,推荐：可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。此方法产生的延时信号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后信号重新采样，就可以消除误差；,FPGA/CPLD中的一些设计方法,如何提高系统的运行

12、速度 同步电路的速度是指同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大.,FPGA/CPLD中的一些设计方法,FPGA/CPLD中的一些设计方法,我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本原理。,FPGA/CPLD中的一些设计方法,FPGA/CPLD中的一些设计方法,信号输出 当你需要将FPGA/CPLD内部的信号通过管脚输出给外部相关器件的时候，如果不影响功能最好是将这些信号通过用时钟锁存后输出。因为通常情况下一个板子是工作于一种或两种时钟模式下，与F

13、PGA/CPLD相连接的芯片的工作时钟大多数情形下与FPGA的时钟同源，如果输出的信号经过时钟锁存可以起到如下的作用：容易满足芯片间信号连接的时序要求；容易满足信号的建立保持时间；,FPGA/CPLD中的一些设计方法,FPGA/CPLD中的一些设计方法,寄存异步输入信号 我们在日常的设计工作中，FPGA/CPLD总是要与别的芯片相连接的，FPGA/CPLD会给别的芯片输出信号，同时也要处理别的芯片送来的信号，这些信号往往对FPGA/CPLD内部的时钟系统而言是异步的，为了可靠的采样到这些输入信号，建议将这些输入信号使用相应的时钟锁存后在处理，这样做：将原来的异步信号转化成同步来处理；去除输入信号中的毛刺（特别是对于数据总线）；,