《集成电路实验》PPT课件.ppt

《《集成电路实验》PPT课件.ppt》由会员分享，可在线阅读，更多相关《《集成电路实验》PPT课件.ppt（79页珍藏版）》请在三一办公上搜索。

1、EE141,1,集成电路分析与设计,实验1和实验2介绍,何常德,EE141,2,实验一内容,1）反相器的电路仿真2）Layout的认识3）反相器Layout设计4）DRC验证（Diva）5）LVS验证（Dracula）6)LPE&Post Layout Simulation（Dracula）,EE141,3,实验二内容,1）NAND门电路仿真2）NAND 门电路Layout设计3）DRC验证4）LVS验证5)LPE&Post Layout Simulation,EE141,4,Wuxi MI 0.5um CMOS Process,PMOSN-wellP+(pplus)Island(Active

2、)PolyMetal1ContactPdiff,EE141,5,Wuxi MI 0.5um CMOS Process,NMOSN+(nplus)Island(Active)PolyMetal1ContactNdiff,EE141,6,实验一内容,1）反相器的电路仿真2）Layout的认识3）反相器Layout设计4）DRC验证5）LVS验证6)LPE&Post Layout Simulation,EE141,7,使用Cadence版图工具Virtuoso设计反相器,EE141,8,1 登陆,用户名：icer 密码：123456,EE141,9,2 检查环境,（1）在icer目录下有displa

3、y.drf和tech.file两个文件。（2）有bd07.lvs，bd07.lpe，divaDRC.rul三个文件。这三个文件的位置可以为其他地方，但必须知道其路径。,EE141,10,3 运行Virtuoso,（1）打开一个terminal;（2）terminal内运行icfb&（3）注意：我是打开terminal，直接运行icfb&命令的。,EE141,11,4 建立库和单元,（1）建立一个库说明：库的名字包含自己的名字和学号的个人信息，以便检查。如：李赛男（学号：0806024102），建的库名为LSN02 彭巧君（学号：0806044101），建的库名为PQJ01（2）建立一个单元单元

4、名字统一，以便出错时好处理：反相器单元名：INV与非门单元名：NAND,讲课过程中，我的示例中的库名为：mylab，单元名为inv。,EE141,12,开始画INV,开始画之前认识一下整体设计的结果,EE141,13,EE141,14,1 画N-well,EE141,15,2 PMOS 和 NMOS的active区,也包括制作衬底接触的active,EE141,16,3 形成poly-si和栅氧化层,EE141,17,4 形成NMOS的源漏的掺杂,也包括制作PMOS衬底接触的掺杂,EE141,18,5 形成PMOS的源漏的掺杂,也包括制作NMOS衬底接触的掺杂,EE141,19,6 形成con

5、tact孔以及欧姆接触的重掺杂,EE141,20,7 形成金属层,EE141,21,8 金属层标注,EE141,22,至此就完成了反相器Layout的设计，但是设计的Layout是否有问题，还需要检查和验证？下面介绍反相器Layout的DRC,LVS，LPE和Post Layout Simulation。注意其中的验证步骤、方法和设置,EE141,23,DRC,LVS,LPE,DRC:Design Rule CheckLVS:Layout Versus SchematicLPE:Layout Parasitic Extraction,Diva and Dracula,2023/8/2,Cade

6、nce设计系统介绍,EE141,25,Cadence 系统概述,版图设计工具Virtuoso LE,版图验证工具Diva,版图验证工具Dracula,EE141,26,Cadence 概述,为什么要学习Cadence工具,EE141,27,Cadence 概述,集成电路发展趋势,EE141,28,Cadence 概述,市场需求以及工艺技术的发展使得设计 复杂度提高，为满足这样的需求，我们 必须掌握最强大的 EDA 工具,EE141,29,Cadence 概述,Synopsys,Alta,Epic,Synopsys,IKOS,Cadence,Compass,Synopsys,Vantage,IK

7、OS,Vantage,Cadence,Synopsys,Synopsys,Compass,Mentor Graphics,Cadence,Avant!,Mentor Graphics,Sunrise,Synopsys,Compass,EE141,30,Cadence 概述,全球最大的 EDA 公司提供系统级至版图级的全线解决方案系统庞杂，工具众多，不易入手除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位具有广泛的应用支持电子设计工程师必须掌握的工具之一,EE141,31,Cadence 概述,System-Level DesignFunction V

8、erificationEmulation and AccelerationSynthesis/Place-and-RouteAnalog,RF,and Mixed-Signal DesignPhysical Verification and AnalysisIC PackagingPCB Design,EE141,32,集成电路设计流程,客户,功能定义,电路生成,功能验证,测试生成,布局布线,后仿真,EE141,33,Cadence 系统概述,版图设计工具Virtuoso LE,版图验证工具Diva,版图验证工具Dracula,EE141,34,版图设计工具Virtuoso LE,Virtuo

9、so Layout Editor版图编辑大师 Cadence最精华的部分在哪里,Virtuoso Layout Editor,界面漂亮友好,功能强大完备,操作方便高效,EE141,35,版图设计工具Virtuoso LE,目标,理解 Layout Editor 环境,学会如何使用 Layout Editor,学会运行交互 DRC&LVS,学会将设计转为Stream format,学会定制版图编辑环境,EE141,36,版图设计工具Virtuoso LE,主要编辑命令Undo取消Redo恢复Move移动Copy复制Stretch拉伸Delete删除Merge合并Search搜索,编辑命令非常友好

10、，先点击命令，然后对目标图形进行操作,EE141,37,版图设计工具Virtuoso LE,主要创建命令Rectangle矩形Polygon多边形Path互联Label标签Instance例元Contact通孔,现在LSW中选中层，然后点击创建命令，在画相应图形,EE141,38,Cadence 系统概述,版图设计工具Virtuoso LE,版图验证工具Diva,版图验证工具Dracula,EE141,39,设计流程,EE141,40,版图验证,版图验证的必要性？确保版图绘制满足设计规则确保版图与实际电路图一致确保版图没有违反电气规则可供参数提取以便进行后模拟,EE141,41,Cadence

11、 版图验证工具,Diva Diva 是 Cadence 的版图编辑大师Virtuoso集成的交互式版图验证工具，具有使用方便、操作快捷的特点，非常适合中小规模单元的版图验证。Dracula Dracula（吸血鬼）是 Cadence 的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准。,EE141,42,版图验证工具DIVA,Diva Design Interactive Verification Automation DIVA 是 Cadence软件中的验证工具集，用它可以找出并纠正设计中的错误.它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的

12、对查（LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。,EE141,43,版图验证工具DIVA,Remark:Diva中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就先要执行DRC。运行 Diva 之前，要准备好规则验证文件，这些文件有默认名称：做DRC时的文件应以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。,EE141,44,版图验证工具DIVA,DRC:对 IC 版图做几何空间检查，以确保线路能够被 特定

13、加工工艺实现。ERC:检查电源、地的短路，悬空器件和节点等电气 特性。LVS:将版图与电路原理图做对比，以检查电路的连 接，与MOS的长宽值是否匹配。LPE:从版图数据库提取电气参数（如MOS的W、L值 BJT、二极管的面积，周长，结点寄生电容等）并以Hspice 网表方式表示电路。,EE141,45,Diva DRC检查,要拷贝divaDRC.rul到/home/icer/mylab里，mylab是自己建的库名，每个人根据自己的情况而定。从Verify里选择DRC，如下图设置，点击OK。,EE141,46,Diva DRC检查,DRC检查结果如下图：,errors为0，表示通过检查。,EE1

14、41,47,版图验证工具DIVA,Diva 查错:错误在版图文件中会高亮显示，很容易观察到。另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示第一个错误。同样，可以选择Verify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击就可以了。也可以选择Verify-Markers-Delete把这些错误提示删除。,EE141,48,Cadence 系统概述,版图设计工具Virtuoso LE,版图验证工具Diva,版图验证工具Dracula,EE141,49,版图验证工具

15、Dracula,Dracula（吸血鬼）是 Cadence 的一个独立的版图验证工具，它采用批处理的工作方式。Dracula 功能强大，目前被认为布局验证的标准，几乎全世界所有的 IC 公司都拿它作 sigh-off 的凭据。特别是对整个芯片版图的最后验证，一定要交由 Dracula 处理。,EE141,50,版图验证工具Dracula,Basics of Dracula Verication版图验证与工艺相关-需要工艺信息数据库版图验证输入-版图数据(GDSII格式);网表信息(用于LVS);工艺相关信息,EE141,51,版图验证工具Dracula,Dracula 主要功能:1设计规则检查

16、DRC 2电气规则检查ERC3版图&原理图一致性检查LVS 4版图参数提取LPE5寄生电阻提取PRE,EE141,52,版图验证工具Dracula,Dracula 的处理流程,EE141,53,版图验证工具Dracula,How to Use Dracula Tool创建/获取命令文件;填充设计数据信息;编译命令文件;提交执行文件;查询验证结果报表并修改错误;,EE141,54,版图验证工具Dracula,版图GDSII 格式转换 WHY：Dracula 处理对象是GDSII文件操作步骤：执行：CIWFileExportStream.,EE141,55,Dracula-DRC,Function

17、 of DRC检查布局设计与制程规则的一致性;基本设计规则包括各层width,spcing及不同层之间的spcing,enclosure等关系;设计规则的规定是基于process variation,equipment limitation,circuit reliability;特殊情况下,设计规则允许有部分弹性;,EE141,56,Dracula-LVS,Dracula LVS(包含器件提取）步骤:1.把版图的GDSII文件导出到含有LVS规则文件的目录；2.把单元的hspice网单文件导出到含有LVS规则文件的目录；3.更改LVS规则文件中的INDISK和PRIMARY值；4.在控制终端

18、的含LVS规则文件的目录下输入：LOGLVShtvcasecir/home/icer/test/inv.sp(网表的路径),EE141,57,Dracula-LVS,%con inv（网表中单元名）%exit_%PDRACULA%/g/home/icer/test/bd07.lvs(LVS规则文件名)%/f%./,EE141,58,Dracula-LVS,LVS 比较结果查看:按上述步骤执行完LVS后，工作目录下会生成名为lvsout.lvs的文件，打开此文件可以查看LVS结果报告。如果版图与电路图匹配，会显示“LAYOUT AND SCHEMATIC MATCHED”，否则，会列出Discr

19、epancy项，并注有不能匹配的部分在版图中的坐标和网单中的器件名。,EE141,59,产生GDSII文件，为LVS做准备,拷贝divaDRC.rul到/home/icer/mylab里，mylab是自己建的库名，每个人根据自己的情况而定。从Verify里选择DRC，如下图设置，点击OK。,EE141,60,DRACULA LVS检查,执行如下指令：,（1）先在icer下建立一个test文件夹，test文件夹下建一个run的文件夹。使用mkdir/test/run完成。（2）拷贝bd07.lvs和inv.gds和INV.sp到test文件夹里。修改bd07.lvs如下图中所示。,EE141,6

20、1,EE141,62,LVS输出报告(报告文件为 lvsout.lvs),EE141,63,LVS输出报告,EE141,64,LVS输出报告,EE141,65,Dracula-LPE,在控制终端的含LVS规则文件的目录下输入：%PDRACULA%:/g/home/icer/test/bd07.lpe(LPE规则文件名)%:/f%./,EE141,66,LPE输出带有寄生参数的网表：PRENET.DAT,EE141,67,LPE输出带有寄生参数的网表：PRENET.DAT,EE141,68,LPE输出带有寄生参数的网表：PRENET.DAT,EE141,69,Post Layout Simula

21、tion,利用LPE得到的网表进行后仿真，使用前仿真的激励进行仿真（通常可以把LPE得到的网表做成一个subckt，然后调用，就很方便。）,后仿真显示：功能没问题！,EE141,70,实验二内容,1）NAND门电路仿真2）NAND 门电路Layout设计3）DRC验证4）LVS验证5)LPE&Post Layout Simulation(选做),EE141,71,电路的网表怎么写？,*Lab1 Inverter.sp*SPICE Library*.include hua05.sp*.global vdd gndM1 OUT IN VDD VDD PMOS W=20u L=0.6u M2 OUT

22、 IN GND GND NMOS W=10u L=0.6uV1 VDD GND 5V2 IN GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns).OPTIONS POST.tran 0.01ns 60ns.end,参考反相器的设计,EE141,72,EE141,73,EE141,74,NAND,INV,如何画NAND,EE141,75,如何进行Post Layout Simulation,?,EE141,76,实验要求,（1）实验前完成SPICE仿真；（2）实验前完成前一实验的Post Sim。（3）当个实验的课堂完成版图设计和DRC、LVS、LPE。（4）完成实验报告,EE141,77,实验报告要求,纸实验报告（需要对实验结果作出分析）电子文档实验报告1）实验报告书2）版图gds文件3）spice网表文件4）DRC验证无错截图5）LVS报告6）LPE得到的PRENET.DAT文件7）Post Layout Simulation的spice网表文件,EE141,78,如何进行第四个实验触发器（DFF）的设计,EE141,79,