[信息与通信]数字逻辑与数字集成电路第3章3.ppt
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1、课堂调查情况总结,出勤率好,满意率高反映的问题:个别同学课后复习时间太少 基本要求没有掌握改进措施 突出重点,放慢进度,结合例题,讲透基础 提前上载课件,以便课前预习 加强师生交流,及时改进教学参考书:数字电子技术基础(阎石)数字逻辑与数字系统(白中英)Introduction to Logic Design(逻辑设计基础,清华大学出版社2002年影印教材,¥50)Digital Logic Circuit Analysis and Design(数字逻辑电路分析与设计,清华大学出版社1999年影印教材,¥69),1,1,1,1,1,0,0,0,1,1,0,0,1,0,1,0,1,0,0,1,
2、1,0,1,1,0,1,1,0,1,0,1,1,1,0,0,0,0,0,0,0,Cn,Fn,Cn-1,Yn,Xn,全减器真值表,F=X-Y,首先搞清楚被减数和减数,要符合二进制减法运算规律。由语言描述的逻辑问题写真值表是基本要求。,1,1,1,1,1,1,0,1,1,0,0,0,1,0,1,1,1,1,0,0,0,0,0,1,1,1,1,0,1,0,0,1,0,0,1,0,0,0,0,0,Cn,Fn,Cn-1,Yn,Xn,例:2位二进制数的乘法真值表,两位数相乘 X1 X0*Y1 Y0P3 P2 P1 P0,写出的真值表一定要符合运算规则。,J-K触发器应用:计数器,例:用J-K触发器实现3位
3、二进制计数器,计数器状态变化如下:,从计数器状态表分析计数规律:Q0位总是处于计数状态!每次求反。Q0位为1时,Q1位计数!Q1 Q0位为11时,Q2位计数!观察分析得表达式:J0=K0=1;J1=K1=Q0;J2=K2=Q1Q0;,01234567,J-K触发器应用:3位二进制计数器,假设初始状态:000,J0=K0=1;J1=K1=Q0;J2=K2=Q1Q0;,思考题:如何用JK触发器构成二进制减1计数器?,分析下列J-K触发器电路的功能并画出波形,假设初始状态:000,000,001,111,010,J0=K0=Q2;J1=K1=Q0;J2=K2=Q1,J-K触发器的开关参数,1.数据建
4、立时间tsu(set up)主触发器在正脉冲时间接收数据,要稳定。tsu=tpd2+tpd3+tpd4 tpd9(2级门延迟)数据保持时间th(hold)th=0 因为当cp0,封锁门1门2,JK的变化不会影响触发器状态。,主从J-K触发器,_J K CP Q Q0 0 Q00 1 0 11 0 1 01 1 Q0,Hold,Store,计 数,J-K触发器的开关参数,CP下降沿开始,到Q,Q稳定状态的时间。tpdLH cp Q=tpd9+tpd5+tpd7tpdHL cp Q=tpd9+tpd6+tpd8+tpd7tpdHLcp Q 类似,LH是3级门,HL是4级门。,2.传输延迟参数(Pr
5、opagation)tpd 从触发器的翻转时间tpd cp Q,Q,J-K触发器的开关参数,3.描述CP脉冲宽度的参数 twCP=tsu 正脉冲准备数据 twCP=tpdCPQ,Q 负脉冲触发器稳定翻转 Tmin=twCP-+twCP-fmax=1/Tmin,为了系统稳定可靠工作,CP+一定要是窄脉冲.,1.5 T触发器(Toggle),_ CP Q Q,功能表,CP,T触发器是一类特殊的触发器,它的功能就是每一个脉冲改变一次状态。用D和J-K触发器可以很容易的实现T触发器功能。,Q,J CP K,Q,“1”,CP,T触发器(Toggle),_ T CP Q Q 1 0,ToggleHold,
6、功能表,T触发器没有外部输入数据,只有CP和控制端T,用作计数和保持状态。,T CP,Q,J CP K,Q,T,CP,触发器小结:,触发方式是关键:边沿、脉冲、电位三种触发方式不同,触发器功能完全不同四类功能的触发器(D,JK,RS,T),功能区别很大,D最好用,JK功能最多。用的最多是D触发器,JK多用作计数器3种、4类的特点要清楚触发器的时钟关系配合很重要,要求重点掌握D触发器的开关特性,1.6 触发器的时钟偏移,CP,同一个时钟脉冲,经过不同的传输路径会产生延迟,使得作用到触发器的时钟有偏移。造成电路系统的错误。例如下图,移位寄存器中的时钟偏移大于CP到Q的延迟,移位可能会出错。本来Q2
7、应该接收Q1的状态,但是由于CP2慢了,Q2接收是Q1变化以后的状态,即Q0的状态。,D Q0CP,D Q1CP,D Q2CP,Input,CP1,CP2,如何避免时钟偏移造成的影响,CP1Q1CP2,tskew,th2,1、尽量使用同一个时钟脉冲源2、产生多个时钟脉冲的驱动门的开关参数要尽量一致3、布线要合理,时钟脉冲源走线尽量短4、脉冲源之间的差tskew尽量小:,2.同步时序电路的分析,时序电路(sequential circuit):电路某一时刻的稳定输出不仅取决于当前输入(present input),还取决于过去输入(past input)。触发器作为记忆元件保存了过去的输入。现态
8、与次态:过去的输入用触发器的内部状态来表示,称为现态(present state);当前输入之后转变后的状态称谓次态(next state)。时序电路在外部激励下改变状态,因此,时序电路就是有限状态自动机。在描述触发器功能时,我们用了Q0表示现态,Q表示次态。下面我们会用更一般的描述,Qn表示现态,Qn1表示次态,2.1 引言,同步时序与异步时序,同步(synchronous)时序电路:系统中使用统一的时钟(clock),指挥各部件操作只有约定时钟到来,触发器才能改变状态一个脉冲只能改变一次状态异步(asynchronous)时序电路:系统中没有统一的时钟(unclocked,free run
9、ning)电路状态的改变是由输入信号引起的,时序电路的结构框图,组合逻辑电路,记忆电路,X1,Xn,Zm,Z1,内部输出,内部输入,例:1位串行加法器,FA,Ci,Fi,Yi,Xi,cp,Ci,Ci-1,同步时序电路的结构框图,输入逻辑(f),存储元件M,输出逻辑(g),输出(O),(S),CLK,激励变量(E),输入(I),状态变量,输入逻辑(f),存储元件M,输出逻辑(g),输出(O),(S),CLK,激励变量(E),状态变量,输入(I),输出只与状态有关:“Moore自动机”,输出与输入和状态都有关:“Mealy自动机”,同步时序电路结构:同步计数器,Q CP D,Q CP D,Q CP
10、 D,Q CP D,Q CP D,Q CP D,CP,CP,Q0,Q1,Q2,Q2,Q1,Q0,D2Q1,D1Q0,D0Q2,,D2Q1,D1Q0,D0Q2,(逻辑功能?),(逻辑功能?),电路特点:统一时钟;计数延迟与位数无关。,Q2,Q0,Q1,电路特点:没有统一时钟;计数延迟与位数成正比,CP,异步时序电路举例:异步计数器,CP,分析电路功能,画出波形图,课堂练习,先由同学自己画,再课堂讨论。,Q J CP K,Q J CP K,Q J CP K,“1”,CP,“1”,“1”,CP,Q0,Q1,Q2,Q0,Q1,Q2,异步时序电路没有统一的时钟CP,时钟由触发器的输出依次传递(rippl
11、e),也叫串行计数器。每级传递都会有延迟,因此计数器速度慢。(图中没有标出延迟),异步加1计数器,Q CP D,Q CP D,Q CP D,Q2,Q0,Q1,CP,Q0,Q1,Q2,CP,异步减1计数器,2.2 同步时序电路的分析工具:状态表、状态图、状态方程与激励表,功能表:描述电路输入输出关系时序电路涉及触发器及电路的状态变化,必须引入状态表(State Table)、状态图(State Diagram)等分析工具现态Qn:时钟到来之前电路的状态次态Qn+1:时钟到来之后电路的状态状态表与状态图:反映输入与状态转换的关系状态方程:状态转换的表达式激励表:从现态转变到次态,对输入数据的要求,
12、D触发器的状态表、激励表、状态图与状态方程,D触发器功能表,状态方程:Qn+1D,状态图,(简化功能表),状态表,0 1,Qn,01,D,Qn+1,D,激励表,J-K触发器状态表、激励表、状态图与状态方程,功能表,Hold,Store 0,Store 1,Count,J,状态表,K,Qn,0,0,1,1,0,1,0,1,Qn+1,状态图,JK,状态方程Qn+1=J Qn+K Qn,J-K触发器状态表、激励表、状态图与状态方程,xx10,0 0 00 1 11 0 x1 1 x,K,Qn Qn+1 J,J-K触发器激励表,功能表,Hold,Store 0,Store 1,Count,T触发器的状
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