[信息与通信]大规模集成电路 第4章 数字集成电路设计基础2.ppt

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1、4.2 CMOS反相器,4.2.1 反相器电路,1、电阻负载反相器（E/R）Ui为低时：驱动管截止，输出为高电平：Uoh=UddUi=Udd时：输出为低电平：其中Rl为驱动管的导通电阻。为了使Uo足够低，要求Rl与Rp应有合适的比例。因次，E/R反相器为有比反相器。,2、增强型负载反相器（E/E）U2管栅极接UDD，等效负载电阻很小(1/gm2),增益很小，衬底接全电路的最低电位点(地)。,因此U2管(也称上拉管)存在背栅效应。当Ui=0 时，U1管截止，输出为高电平;当Ui=1 时，U1管导通，输出为低电平。,3、耗尽负载反相器（E/D）,U2管栅、源极之间短路，UGS2=0,等效负载约为r

2、ds2，阻值较大，增益也较大，U2管同样存在背栅效应。当Ui=0 时，U1管截止，输出为高电平;当Ui=1 时，U1管导通，输出为低电平。,4、CMOS反相器 P管衬底接UDD,N管衬底接地，栅极与各自的源极相连，消除了背栅效应，而且P管与N管轮流导通截止，输出不是0就是UDD，“无比电路”,4.2.2 CMOS反相器功耗1.静态功耗PS 当Ui=0 时，U1截止，U2导通，Uo=UDD(“1”状态)。当Ui=UDD(“1”)时，U1导通，U2截止，Uo=0(“0”状态)。因此，无论Ui是“0”或“1”，总有一个管子是截止的，ID=0 故静态功耗 PS=IDUDD=0,2.动态功耗(瞬态功耗)

3、PD 1)对负载电容CL充放电的动态功耗PD1交流开关功耗 如图所示，设输入信号Ui为理想方波。当Ui由“0”“1”时，输出电压Uo由“1”“0”,U1导通，U2截止，IDN使CL放电(反充电)，Uo下降。当Ui由“1”“0”时，输出电压Uo由“0”“1”，U1截止，U2导通，IDP给CL充电，Uo上升。因此，在输入信号变化的一段时间内，管子存在电流和电压，故有功率损耗。,2.动态功耗(瞬态功耗)PD,2)一周内CL充放电使管子产生的平均功耗,式中Tc为输入信号周期。,(4-5a)(4-5b),2.动态功耗(瞬态功耗)PD,2)一周内CL充放电使管子产生的平均功耗,式中Tc为输入信号周期。,故

4、,(4-5a)(4-5b),3)Ui为非理想阶跃波形时引入的动态功耗PD2直流开关功耗,当输入信号不是理想阶跃变化时，,对NMOS管，UGSN=Ui,则(1)当UGSN=UiUTHN时，NMOS导通。,对PMOS管，UGSP=Ui-UDD,则(1)当|UGSP|=|Ui-UDD|UTHP|时，PMOS管导通。,3)Ui为非理想阶跃波形时引入的动态功耗PD2直流开关功耗,在t1t2，t3t4时间段内，NMOS管和PMOS管同时导通，iDN=iDP0,UDSN、UDSP 也不为0，产生瞬态功耗PD2，该电流贯穿NMOS管和PMOS。设电流峰值为IDM，其平均电流近似为IDM/2,那么，电源供给的平

5、均功率(也就是管子消耗的平均功率)为,总的反相器功耗 PD=PD1+PD2 由以上分析可得结论：要降低功耗，必须要按比例减小管子的尺寸(CL减小)，特别是减小供电电压UDD。,VIN(V),VOUT(V),4.2.3 CMOS反相器的直流传输特性 随着Ui由小变大(0UDD)，反相器的工作状态可分为5个阶段来描述,VIN(V),VOUT(V),NMOS截止PMOS线性,NMOS饱和PMOS线性,NMOS饱和PMOS饱和,NMOS线性PMOS饱和,NMOS线性PMOS截止,a,b,c,d,e,f,Vout=Vin-VTHN,Vout=Vin-VTHP,4.2.3 CMOS反相器的直流传输特性 随

6、着Ui由小变大(0UDD)，反相器的工作状态可分为5个阶段来描述,电流方程如下：设 VTP=-VTN,VTNVINVOUT+VTP时：N管饱和，P管线性 由In=-Ip得：如图bc段,0VINVTN时：N管截止 P管线性（VINVTN）P管无损地将VDD传送到输出端：VOUT=VDD，如图ab段。,1.AB段,2.BC段,VOUT+VTPVINVOUT+VTN时：N管饱和，P管饱和 由In=-Ip得：VOUT与VIN无关(VOUT与VIN关系为一条垂直线，在一级近似下得到)，称为CMOS反相器的逻辑阈值电压VTH，或转换电压，如图c d段。,VOUT+VTNVINVDD+VTP时：N管线性，P

7、管饱和，由In=-Ip得：如图d e段。,3.CD段,4.DE段,VDD+VTPVINVDD时：N管线性 P管截止VOUT=0 如图e f 段。CMOS反相器有以下优点：(1)传输特性理想，过渡区比较陡(2)逻辑摆幅大：Voh=VDD,Vol=0(3)一般VTH位于电源VDD的中点，即VTH=VDD/2，因此噪声容限很大。(4)只要在状态转换为be段时两管才同时导通，才有电流通过，因此功耗很小。(5)CMOS反相器是无比（Ratio-Less）电路，利用P、N管交替通、断来获取输出高、低电压的，而不象单管那样为保证Vo足够低而确定P、N管的尺寸。,5.EF段,4.2.4 CMOS反相器的噪声容

8、限 所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离(误动作)的最大允许值。若输入信号中混入了干扰，当此干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。,以输入阈值电压UiT为界，则低端的噪声容限为UNL，高端的噪声容限为UNH，有 UNL=UiT UNH=UDD-UiT 若要使高端噪声容限和低端噪声容限相等，即 UNL=UNH,称此时的噪声容限为最佳噪声容限。从式,若P管阈值电压UTHP与N管阈值电压UTHN相等，则得 N=P,导电因子,要求P管的尺寸比N管大 24 倍,如果沟道长度设计成一样的，则P管的沟道宽度要比N

9、管大，即,如果取,则,那么UiT偏小(左移)，UNLUNH。,噪声容限的另一种定义是以两个单位增益点为界，此时，低电平噪声容限和高电平噪声容限的规定将更为严格，且有,N=P,的,反相器版图,NP的,反相器版图,4.2.5 CMOS反相器的门延迟、级联以及互连线产生的延迟 1.CMOS反相器的延迟分析模型 用于CMOS反相器延迟分析的RC模型如图所示，将管子导通时的电流电压关系等效为一个电阻，其中RP表示P管导通时的等效电阻，RN表示N管导通时的等效电阻；RL为连线电阻，CL为负载电容。如果反相器级联，那么CL代表下一级反相器的输入栅电容。,2.RP、RN的估算 在Ui从0到UDD变化的过程中，

10、N管的工作状态由截止区饱和区(恒流区)线性区变化。其中线性区的电压为，饱和区的电压为Usat=UDD，线性区电阻Rlin和饱和区电阻分别为,取其平均值做为N管的等效电阻RN，则,式中，饱和区电流Isat和线性区电流Ilin分别为,RN和RP的比值 因为电阻与电流成反比，在电源电压和阈值电压相同的条件下，电流与导电因子N(或P)成正比，故,所以,近似式,同等尺寸下的N管和P管等效电阻,3.CMOS反相器上升时间tr、下降时间tf、延迟时间td的计算 1)tr、tf、td的定义 tr：输出电压Uo从0.1UDD上升到0.9UDD所需的时间(UDD为Uo的振幅)。tf:输出电压Uo从0.9UDD下降

11、到0.1UDD所需的时间。td:Uo从0上升到0.5UDD所需的时间。暂令RL=0,则CL充放电电路如图所示。,(a)CL充电电路；(b)CL放电电路,2)tr、tf的计算CL充电期Uo(t)表达式为,CL放电期Uo(t)表达式为,根据tr和tf的定义，得 tr=2.2RPCL tf=2.2RNCL,3)非门延迟时间td的计算 非门延迟时间分上升延迟时间tdr和下降延迟时间tdf,总的平均延迟时间td为,如果输入为理想阶跃波形，那么经过一级非门以后其延迟时间为,式中tr为反相器的上升时间,tf为反相器的下降时间。经过两级反相器的延迟时间为,4.连线延迟 采用多晶硅做连线时，可将其等效为若干段分

12、布RC网络的级联，使信号传输速度下降，产生延迟，如图所示。,连线产生的延迟近似为,式中：r单位长度连线电阻；C连线分布电容；l连线长度。,连线延迟,原理图,物理上的连线金属：Al、Cu多晶硅，硅化物,可忽略延迟效应的最大允许长度,5.逻辑扇出延迟 如果一个反相器同时驱动多个反相器，称之为门的扇出，扇出系数F0表示被驱动的门数，如图所示。,所有扇出门的输入电容并联作为驱动门的负载电容CL，故CL增大了，门的延迟时间也将增大，而且互连线的影响也变大，其延迟时间可近似为 tdF(m+F0)td1,式中：m由互连线增多而带来的影响；F0由扇出门带来的影响；td1单个门的延迟时间(F0=1时)。多级扇出、多级传输时，延迟将加剧,tdF(m+F0)td1,