《DSP片内外设》PPT课件.ppt

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1、第6章 DSP片内外设,时钟发生器可编程定时器串行口主机接口通用I/O软件等待状态发生器分区转换逻辑,6.0 DSP片内外设概述,优点：片内外设访问速度快。可以简化电路板的设计。如将A/D转换、D/A转换、定时器集成在片内。(3)提供一些必须的特殊功能。如JTAG口、等待状态发生器等。,DSP的片内外设是集成在芯片内部的外部设备，主要用于与DSP外部器件进行数据的交换和通信。CPU核对片内外设的访问控制是通过对相应的控制寄存器的读写来完成的。,片内外设分为两大类：片内外设:串行接口、定时器、通用I/O引脚和标准主机接口(HPI8)等。增强型外设:多通道缓冲串口(McBSP)、主机接口(8位增强

2、HPI8、16位增强HPI16)、直接存储器访问（DMA)控制器等。控制寄存器:被映射到数据存储空间的第0页(地址20h5Fh)。表6-1-p163,164。,6.1 时钟发生器 C5402内部有一个时钟发生器，可为C5402提供时钟，包括内部振荡器和锁相环电路PLL两部分。时钟信号的产生的两种方式：一是使用外部时钟源的时钟信号，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。二是利用DSP芯片内部的振荡器构成时钟电路，在芯片的Xl和X2/CLKIN引脚之间接入一个晶体，用于启动内部振荡器。,外接时钟源,使用内部振荡器,C5402的PLL是软件可编程的，通过对16bit

3、的时钟模式寄存器CLKMD进行控制，PLL可以配置为如下两种时钟模式：1、倍频模式（PLL）输入时钟乘以0.2515共31个系数中的一个。2、分频模式（DIV）输入时钟除以2或4。,CLKMD各位的定义,CLKMD寄存器各位的含义,PLL的乘法系数,CLKMD各位的定义,STM#0 xF7FF,CLKMD;CLKMD=1111011111111111B,乘系数=1，即直通模式,锁相环PLL也可以通过硬件配置，通过设定芯片的3个时钟模式引脚CLKMD13的电平，可以选择片内振荡时钟与外部参考时钟的倍频。,注意：改变PLL倍频，必须先将PLL切换到DIV方式，然后再切换到新的倍频。基本步骤：1、复

4、位PLLNDIV,选择DIV方式。2、检测PLL状态，即读PLLSTATUS位，若该位为0，表明已经切换到DIV方式。3、根据要切换的倍频，选择PLLNDIV,PLLDIV,PLLMUL 的组合。4、根据所需要的牵引时间，设置PLLCOUNT的当前值。5、设定CLKMD寄存器。,STM#0,CLKMD;software setting of DSP clockSTM#0,CLKMD;(to divider mode before setting)TstStatu1:LDM CLKMD,A AND#01b,A;poll STATUS bit BC TstStatu1,ANEQ STM#0 xF7

5、FF,CLKMD;set C5402 DSP clock to 10MHz,1、复位PLLNDIV,选择DIV方式。2、检测PLL状态，即读PLLSTATUS位，若该位为0，表明已经切换到DIV方式。3、根据要切换的倍频，选择PLLNDIV,PLLDIV,PLLMUL 的组合。4、根据所需要的牵引时间，设置PLLCOUNT的当前值。5、设定CLKMD寄存器。,6.2 可编程定时器 6.2.1 定时器的结构及特点 C5402内部有定时器0和定时器1两个定时器。结构一样.每个定时器有3个控制寄存器，都是存储器映像寄存器TIM定时器寄存器:是减1计数器，可加载周期寄存器PRD的值，并随计数减少。PR

6、D定时器周期寄存器:PRD中存放定时器的周期计数值，提供TIM重载用。TCR定时器控制寄存器:TCR包含定时器的控制和状态位，控制定时器的工作过程。,定时器的工作原理,0024H,0025H,0026H,主定时模块,预标定模块,复位,定时中断,主要特点：(1)定时器是一个减计数器。(2)由16位计数器和4位预分频计数器组成。16位计数器的触发脉冲由预分频计数器提供，预分频计数器由CPU工作时钟决定。(3)有复位功能。(4)可以选择调试断点时定时器的工作方式。,保留位,软件调试控制位,预定标计数器,重新加载位,停止状态位,分 频系 数,6.2.2 定时器的控制寄存器TCR,保留位：总是读为0；,

7、软件调试控制位：控制调试断点时定时器的工作；,PSC(96位):定时器预定标计数器。当PSC中的数值减到0后，TIM减1，TDDR中的数加载到PSC;TRB(5位):定时器重新加载控制位。复位片内定时器。当TRB置位时，TIM重新装载PRD的值，PSC重新装载TDDR中的值。TSS(4位):定时器停止位，TSS=0 定时器开始工作，TSS=1 定时器停止TDDR(30位):当PSC减为0时，TDDR中的值被装载到PSC中,6.2.3 定时器的操作过程 PSC由CPU提供时钟，每个CPU时钟信号将使PSC减1。PSC 减到0时，向主定时模块TIM输出时钟，TDDR的内容重新加载到PSC。TIM由

8、预定标器PSC提供时钟，每个来自预定标块的输出时钟使TIM减1。TIM 减到0时，向CPU输出定时器中断信号（TINT），并同时输出到定时器输出引脚（TOUT），PRD中的内容重新加载到TIM。,定时器的中断周期,定时器的工作过程,0024H,0025H,0026H,定时分频系数和周期数分别装入TCR的TDDR位域和PRD寄存器；,定时器的工作过程,0024H,0025H,0026H,每来一个时钟，PSC减1；,PSC减到0时，产生借位信号；,定时器的工作过程,0024H,0025H,0026H,借位信号使得TIM减1，同时TDDR再次装载PSC，重新计数；,定时器的工作过程,0024H,00

9、25H,0026H,TIM减到0时，定时时间到，产生借位信号定时中断和TOUT；,定时器的工作过程,0024H,0025H,0026H,周期寄存器PRD再次装入TIM。,初始化定时器：(1)将TCR中的TSS位置1，停止定时器。(2)加载PRD。(3)重新加载TCR以初始化TDDR。(4)重新启动定时器。TRB位为1,TSS位为0，以重载定时器周期值，使能定时器。使能定时器中断(假定INTM=1)：(1)将IFR中的TINT位置1，清除尚未处理完(挂起)的定时器中断。(2)将IMR中的TINT位置1，使能定时器中断。(3)可以将ST1中的INTM位清0，使能全局中断。,【例6.1】利用定时器T

10、imer0在XF引脚产生周期为1s的方波。分析：设f=100MHz，定时最大值是：10(ms)，要输出1s的方波，1和0分别为500ms.可定时5ms，再在中断程序中加个100计数器，定时器周期=10ns(1+9)(1+49999)=5ms。,CounterSet.set 100-1；定义计数次数PERIOD.set 49999；定义计数周期.asg AR1,Counter；AR1做计数指针，重新命名以便识别 STM#CounterSet,Counter；设计数器初值 STM#0000000000010000B,TCR；停止计数器 STM#PERIOD,TIM；给TIM设定初值49999 ST

11、M#PERIOD,PRD；PRD与TIM一样 STM#0000001001101001B,TCR；启动定时器STM#0008H,IFR;清除尚未处理的定时器中断 STM#0008H,IMR;开TIME0的中断 RSBX INTM;开总中断End:NOP B End,中断服务程序：,中断服务程序：TINT0_ISRTINT0_ISR:PSHM ST0；保护ST0，因要改变TC BANZ Next，*Counter-；计数器不为0，计数器减1，退出中断；计数器为0,重新加载Counter,；根据当前XF的状态，分别到setXF或ResetXFSTM#CounterSet，Counter；BITF*

12、AR2，#1 BC ResetXF，TC setXF：SSBX XF ST#1，*AR2 B NextResetXF：RSBX XF ST#0，*AR2Next：POPM ST0 RETE end,6.3 串 行 口串口分为4种：标准同步串口(SP)带缓冲的串行接口(BSP)时分复用(TDM)串行口 多通道缓冲串口(McBSP)配置:芯片不同串口配置也不尽相同，C5402具有两个多通道缓冲串口(McBSP)访问:串行接口一般通过中断来实现与核心CPU的同步。功能:串行接口可以用来与串行外部器件相连，如编码解码器、串行A/D或D/A以及其他串行设备。,6.3.1 标准同步串行口(SP)1.结构:

13、2个存储器映像寄存器用于传送数据 接收数据寄存器(DRR)发送数据寄存器(DXR)一个串口控制寄存器(SPC)每个串行口的发送和接收部分都有独立的时钟、帧同步脉冲以及串行移位寄存器。接收移位寄存器(RSR)、发送移位寄存器(XSR),特点：(1)发送与接收的帧同步和时钟同步信号完全独立。(2)发送和接收部分可独立复位。(3)串口的工作时钟可来源于片外或片内。(4)独立的发送和接收数据线。(5)具有数据返回方式，便于测试。(6)在程序调试时，工作方式可选。(7)可以以查询和中断两种方式工作。,2.串行口控制寄存器(SPC)串行口的操作是由串行口控制寄存器(SPC)决定的。SPC寄存器的控制位及功

14、能如表6-4所示P170-171。,要复位和重新配置串行口，需要对SPC寄存器写两次。第一次，对SPC寄存器的RRST和XRST位写0，其余位写入所希望的配置。第二次，对SPC寄存器的RRST和XRST位写1，其余位是所希望的配置，再一道重新写一次。,3.操作过程:发送数据时，数写到DXRXSR DX引脚输出。在发送期间，DXR中的数据复制到XSR后，串行口控制寄存器(SPC)中的发送准备好(XRDY)位由0变为1，随后产生一个串行口发送中断(XINT)信号，通知CPU可以对DXR重新加载。接收数据时，来自DR引脚的数据 RSR DRR，CPU从DRR中读出数据。当RSR的数据复制到DRR后，

15、SPC中的接收数据准备好(RRDY)位由0变为l，随后产生一个串行口接收中断(RINT)信号，通知CPU可以从DRR中读取数据。串行口是双缓冲的，发送和接收都是自动完成，用户只需检测RRDY或XRDY位来判断可否继续发送或接收数据。,串行口传送数据的一种连接,4.实例:(操作以中断的方式完成)P170,SPC的定义1)串口的初始化(1)复位，并将0 x0038写入SPC，初始化串口。(2)将0 x00C0h写入IFR，清除任何挂起的串行接口中断。(3)将0 x00C0h和IMR求逻辑或运算，使能串行接口中断。(4)清除ST1的INTM位，使能全局中断。(5)将0 x00F8h写入SPC，启动串

16、行接口。(6)将第一个数据写入DXR。,2)串口中断服务程序(1)保护现场。(2)读DRR或写DXR。(3)恢复现场。(4)用RETE从中断子程序返回。,6.3.2 带缓冲的串行接口(BSP)结构和特点:缓冲串行口在标准同步串行口的基础上增加了一个自动缓冲单元(ABU)，并以CLKOUT频率计时。ABU利用独立于CPU的专用总线，让串行口直接读/写C54x内部存储器。这样可以使串行口处理事务的开销最省，并能达到较快的数据率。BSP有两种工作方式：非缓冲方式和自动缓冲方式。ABU具有自身的循环寻址寄存器组，每个都与地址产生单元相关。发送和接收缓冲存储器位于一个指定的C54x DSP内部存储器的2

17、K字块中。该块可作为通用的存储器，但却是唯一的自动缓冲能使用的存储块。,2.缓冲串行口的控制寄存器(6个)数据接收寄存器(BDRR)数据发送寄存器(BDXR)控制寄存器(BSPC):控制扩展寄存器(BSPCE)数据接收移位寄存器(BRSR)数据发送移位寄存器(BXSR)缓冲串行口在标准串行口的基础上新增了许多功能，这些特殊功能受控制扩展寄存器(BSPCE)控制，其各位的定义如表6-5所示。,缓冲工作模式的操作过程其功能主要由自动缓冲单元ABU来完成 自动缓冲单元(ABU)可独立于CPU自动完成控制串行口与固定缓冲内存区中的数据交换。它包括 地址发送寄存器(AXR)块长度发送寄存器(BKX)地址

18、接收寄存器(ARR)块长度接收寄存器(BKR)串行口控制寄存器(BSPCE)当发送或接收缓冲区的一半或全部满或空时，ABU才产生CPU的中断，避免了CPU直接介入每一次传输带来的资源消耗。,综上所述，自动缓冲过程可归纳为：ABU完成对缓冲存储器的存取。工作过程中地址寄存器自动增加，直至缓冲区的底部。到底部后，地址寄存器内容恢复到缓冲存储器区顶部。如果数据到了缓冲区的一半或底部，就会产生中断，并更新BSPEC中的XH/RH，以表明那一部分数据已经被发送或接收。如果选择禁止自动缓冲功能，当数据过半或到达缓冲区底部时，ABU会自动停止缓冲功能。,BSP发送初始化,把0008H写到BSPCE寄存器，复

19、位和初始化串口；把0020H写到IFR，清除挂起的串口中断 把0020H与IMR进行或操作，使能串口中断 清除ST1的INTM位，使能全局中断 把1400H写到BSPCE寄存器，初始化ABU的发送器 把缓冲区开始地址写到AXR 把缓冲长度写到BKX 把0048H写到BSPCE，开始串口操作,BSP接收初始化,把0000H写到BSPCE寄存器，复位和初始化串口；把0010H写到IFR，清除挂起的串口中断 把0010H与IMR进行或操作，使能串口中断 清除ST1的INTM位，使能全局中断 把2160H写到BSPCE寄存器，初始化ABU的发送器 把缓冲区开始地址写到ARR 把缓冲长度写到BKR 把0

20、080H写到BSPCE，开始串口操作,6.3.3 多通道缓冲串口(McBSP),由缓冲串行口发展而来；在外部通道选择电路的控制下，采用分时方式实现多路缓冲串行通信；与其他C54x器件、编程器或其他串口器件通信；C54家族只有三款具有McBSP5402两个，5410三个，5420六个,McBSP特点,全双工通信；双缓冲的发送和三缓冲接收数据存储器，支持连续的数据流传送；独立的接收、发送帧和时钟信号；可直接与工业标准的编码器、模拟界面芯片(AICs)、其他串行A/D、D/A器件通信;具有外部变速时钟发生器及内部频率可编程时钟发生器；可以直接利用多种串行协议接口通信；多达128路发送和接收通道；多字

21、长：8，12，16，20，24，32位；可进行律或A律的压缩扩展通信；帧同步和时钟信号的极性可编程；可编程内部时钟和帧发生器。,数据通道,控制通道,2.McBSP的结构 一个McBSP串口有7个引脚。DSP核通过片内外设总线访问和控制McBSP的内部控制寄存器和数据接收/发送寄存器，涉及到的寄存器如表6-8所示。寄存器的子寻址的工作方式，指的是多路复用技术，可以实现一组寄存器共享存储器中的一个单元。可以使用少量的寄存器映射存储器空间来访问McBSP的20多个寄存器。,3.McBSP控制寄存器 McBSP通过两个16比特串口控制寄存器1和2(SPCR1,2)和管脚控制寄存器(PCR)进行配置，这

22、些寄存器包含了McBSP的状态信息和控制信息。串行接口接收控制寄存器SPCR1、SPCR2 引脚控制寄存器PCR 接收控制寄存器RCR1、RCR2 发送控制寄存器XCR1、XCR2 除SPCR1,2和PCR之外，McBSP还配置了接收控制寄存器RCR1,2和发送控制寄存器XCR1,2来确定接收和发送操作的参数。,4.McBSP的数据发送和接收的操作流程3个阶段：串口的复位、串口的初始化、发送和接收。串口的复位 芯片复位 引发的串行复位使整个串行口复位，包括接口发送器、接收器、采样率发生器的复位。串行接口的发送器和接收器可以利用串行接口控制寄存器(SPCR1和SPCR2)中的 和 位分别独自复位

23、。,串口的初始化设定串行接口控制寄存器SPCR1，2中的 如果刚刚复位完毕，不必进行这一步操作。(2)编程配置特定的McBSP的寄存器。(3)等待2个时钟周期，以保证适当的内部同步。(4)按照写DXR的要求，给出数据。(5)设置，以使能串行接口。(6)如果要求内部帧同步信号，设置。(7)等待2个时钟周期后，激活接收器和发送器。,数据发送和接收的操作 接收操作是三缓冲的 接收数据数据接收引脚DR 接收移位寄存器RSR1,2 接收缓冲寄存器RBR1,2 数据接收寄存器DRR1,2。发送操作是双缓冲的CPU或DMA将发送数据数据发送寄存器DXR1,2中 发送移位寄存器XSR1,2；从DX移出发送数据

24、,5.McBSP串口应用举例McBSP的初始化程序：STM SPCR1,McBSP1_SPSA;将SPCR1 对应的子地址放到 子地址寄存器SPSA中STM#0000h,McBSP1_SPSD;将#0000h加载到SPCR1中，使接收中断由帧有效信号触发，;靠右对齐高位添0STM SPCR2,McBSP1_SPSA;将SPCR2对应的子地址放到 子地址寄存器SPSA中STM 0000h，McBSP1_SPSD;帧同步发生器复位，发送器复位STM RCR1,McBSP1_SPSA;将RCR1 对应的子地址放到子地 址寄存器SPSA中,STM#0040h,McBSP1_SPSD;接收帧长度为16位

25、STM RCR2,McBSP1_SPSA;将RCR2 对应的子地址放到子 地址寄存器SPSA中STM#0040h,McBSP1_SPSD;接收为单相，每帧16位STM XCR1,McBSP1_SPSA;将XCR1 对应的子地址放到子 地址寄存器SPSA中STM#0040h,McBSP1_SPSD;接收每帧16位STM XCR2,McBSP1_SPSA;将XCR2对应的子地址放到子 地址寄存器SPSA中STM#0040h,McBSP1_SPSD;发送为单相，每帧16位STM PCR,McBSP1_SPSA;将PCR对应的子地址放到子地 址寄存器SPSA中STM#000eh,McBSP1_SPSD

26、;工作于从模式,6.4 主机接口(HPI)主机接口(HPI)是一个并行口，实现与主设备或主处理器的通信；信息通过HPI在c54和主机间交换；主机和C54都可以访问HPI的控制寄存器；外部主机是HPI的主控者，HPI作为一个外设与主机相连；主机通过专用地址和数据寄存器、HPI控制寄存器、外部数据与接口控制信号与HPI通信；,类型（3种）:标准8位HPI8 增强型8位HPI-8 增强型16位HPI-16功能：用于主机(其他DSP或单片机)与C54x DSP的通信，通信的主控方为其他的主机。优点：HPI只需要很少或不需要外部逻辑就能和很多不同的 主机设备相连。,6.4.1 标准8位主机接口HPI8H

27、PI8的特点是一个8位并行口用于主机(其他控制器)与C54x DSP的通信，实现主机访问DSP的内部2K的DARAM(HPI存储器)。HPI具有两种工作模式：共用访问模式(SAM)：主机和C54x DSP都能访问HPI存储器。主机具有访问优先权，C54x DSP等待一个周期。仅仅主机访问模式(HOM)：HPI只能由主机寻址，DSP则处于复位或IDLE2空转状态；主机可以访问HPI RAM，DSP处于最低功耗配置。,2.主机接口HPI8的结构 主机通过访问HPI的3个寄存器实现对DSP内部RAM的访问。HPIA:地址寄存器。主机可以直接访问该寄存器.HPIC(002Ch):控制寄存器，可以由主机

28、或C54x DSP直接访问，包含了HPI操作的控制和状态位.HPID:数据寄存器，只能由主机直接访向。包含从HPI存储器读出的数据，或者要写到HPI存储器的数据HPI控制逻辑:用于处理HPI与主机之间的接口信号HPI存储器（DARAM）:用于C54x DSP与主机之间传送数据,3.控制寄存器HPIC HPIC共有4个位用于控制HPI操作，表6-18。BOB：字节选择位，BOB会影响数据和地址传输。SMOD：寻址方式选择位。DSPINT：主机向C54x DSP发出中断位；HINT：C54x DSP向主机发出中断位。,HPIC寄存器各状态位,主机与HPI8的连接,HD0HD7双向并行三态数据总线，

29、与主机数据总线相连；,片选信号，与主机地址线或控制线相连；,主机与HPI8的连接,地址选通信号，与主机地址锁存使能(ALE)或地址选通引脚相连，也可以不使用（接高电平）；,主机与HPI8的连接,HBIL 字节识别信号，0为第一字节，1为第二字节；,数据选通信号，与HAS信号一起产生内部选通信号，控制HPI数据的传送；连接到主机的读选通、写选通、数据选通。,主机与HPI8的连接,读/写信号，1为读，0为写；,主机与HPI8的连接,HCNTL0,HCNTL1 主机控制信号，选择主机寻址的寄存器；,4.主机接口的操作 8位数据总线(HD0HD7)与主机之间交换信息。16位字，HBIL引脚 和HPIC

30、的BOB位 决定；两个控制输入(HCNTL0和HCNTL1)表示哪个HPI寄存器被访问。HPIA寄存器可以使用自动增寻址方式。主机可以中断C54x DSP。C54x DSP也可用HPIC中的HINT来中断主机。HPI存储器为2K字16位的双访问RAM块，其地址范围为数据存储空间的1000h17FFh。,6.4.2 增强的8位HPI(HPI8)增强型8位并行主机接口是标准型8位并行接口的改进。HPI-8可以让主机访问到DSP内的所有RAM，而不仅仅是2K的RAM。HPI-8大部分的功能与HPI8相同。应该注意的是，片内RAM实际上不论是分配给程序或数据区，对访问HPI-8的主机来讲，地址只能如图

31、6.10所示。,HPI-8的存储器分配,6.4.3 应用举例 下例假设为双DSP通过HPI口通信。DSP1向DSP2的数据空间发送数据，并读回到DSP1的存储器中。DSP2的HPI口的HPIC映射到DSP1的0 x8008、0 x8009；HPIA映射到DSP1的0 x800C、0 x800D；HPID映射到DSP1的0 x800A、0 x800B。由于DSP2在访问过程中不需要操作，所以以下为DSP1的程序。,STM0 x1000,AR1 ST0 x00,*AR1PORTW*AR1,0 x8008;将0 x00写入HPICST0 x00,*AR1PORTW*AR1,0 x8009;高低位都为

32、0 x00NOPST0 x10,*AR1PORTW*AR1,0 x800C;将0 x10写入HPIA高位ST0 x20,*AR1NOPPORTW*AR1,0 x800D;将0 x20写入HPIA低位NOP;地址为0 x1020,loop:ST 0 x1A,*AR1PORTW*AR1,0 x800A;将0 x1A2B写入HPID NOP;即写入DSP2的0 x1020ST 0 x2B,*AR1PORTW*AR1,0 x800B NOP ST 0 x3C,*AR1PORTW*AR1,0 x800A;利用自动增量模式将0 x3C4D写入NOP;DSP2的0 x1021 ST0 x4D,*AR1NOP

33、PORTW*AR1,0 x800B hearBhear.end,课堂讨论：,由示例程序可知：DSP1外部地址总线的低3位2,1,0分别和DSP2的HCNTL0,HCNTL1,HBIL连接。提示：,DSP2的HPI口的HPIC映射到DSP1的0 x8008、0 x8009；HPIA映射到DSP1的0 x800C、0 x800D；HPID映射到DSP1的0 x800A、0 x800B。,HBIL=0，发送第一字节。HBIL=1，发送第二字节。,6.5 外部总线访问时序问题:54x系列DSP其内部存储器有限，在应用时有时需要扩展外部存储器.但可能产生流水线冲突;同时由于DSP工作频率高，与外部存储器

34、和外设接口时有时序问题。解决:C54x系列DSP内部有等待状态发生器与分区转换控制器来提供方便的外部程序、数据存储器、外部设备的时序匹配和控制。应用:在DSP应用中，选择存储器时，主要考虑的因素有存取时间、容量和价格等因素。在采用低速器件时，需要用软件或硬件为DSP插入等待状态来协调。,6.5.1 软件等待状态发生器 可以将外部总线的访问周期延长多达714个机器周期。如果外部器件要求更多等待周期，则可以利用硬件READY线来接口。受到一个16位的软件等待状态寄存器(SWWSR)的控制，它是一个存储器映像寄存器(0028h)。程序空间和数据空间都被分成两个32K的字块，I/O空间由一个64K字块

35、组成。这5个字块空间在SWWSR中都相应地有一个3位字段，用来定义各个空间插入等待状态的数目。表6-19。复位时，SWWSR=7FFFh，这时所有的程序、数据和I/O空间都被插入7个等待状态。,将外部总线的访问周期延长多达714个机器周期,程序空间和数据空间都被分成两个32K的字块，I/O空间由一个64K字块组成。这5个字块空间在SWWSR中都相应地有一个3位字段。3位字段取值为0-7，如何与714个机器周期相对应？,在5402,5410,5420中，有一个软件等待状态寄存器SWCR，第0位SWSM定义了等待状态的倍乘系数。SWSM=0，倍乘系数=1SWSM=1，倍乘系数=2,6.5.2 分区

36、转换逻辑 在外部存储器由多个存储芯片构成时，在不同芯片之间的地址转换过程中，需要有一定的延时。可编程分区转换逻辑允许C54x在外部存储器分区之间切换时不需要使用软件为存储器的访问插入等待状态。当跨越外部程序或数据空间中的存储器分区界线寻址时，分区转换逻辑会自动地插入一个周期。分区转换由分区转换控制寄存器(BSCR)定义，它是存储器映像寄存器(0029h)。表6-20。,C54x分区转换逻辑可以在下列几种情况下自动地插入一个附加的周期，让地址总线转换到一个新的地址，即 一次程序存储器读操作之后，紧跟着对不同的存储器分区的另一次程序存储器或数据存储器读操作。当PSDS位置1时，一次程序存储器读操作

37、之后，紧跟着一次数据存储器读操作。对于C548和C549，一次程序存储器读操作之后，紧跟着对不同页进行另一次程序存储器或数据存储器读操作。一次数据存储器读操作之后，紧跟着对一个不同的存储器分区进行另一次程序存储器或数据存储器读操作。,6.6 通用I/O 1.通用I/O引脚（1）分支转移控制输入引脚()可以用于监控外部设备的状态。当时间要求严格时，代替中断非常有用。根据输入的状态可以有条件地执行一个分支转移。（2）外部标志输出引脚(XF)XF可以用来为外部设备提供输出信号；XF引脚由软件控制。复位时，XF为高电平。,作业：,p197:1,4,6提示：作业6只有一条汇编指令，设置SWWSR寄存器,