《图设计准则》PPT课件.ppt

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1、第6章 版图设计准则 Rule for performance,引言设计规则(Topological Design Rule)上华0.6um DPDM CMOS工艺拓扑设计规则设计规则的运用版图设计准则(Rule for performance)匹配抗干扰寄生的优化可靠性,典型的IC设计流程,LVS（Layout versus Schematic）,概述,电路的设计及模拟验证决定电路的组成及相关的参数，但仍不是实体的成品，集成电路的实际成品须经晶片厂的制作；版图设计师的工作是将所设计的电路转换为图形描述格式，即设计工艺过程需要的各种各样的掩膜版，定义这些掩膜版几何图形的过程即Layout；层次

2、化、模块化的布局方式可提高布局的效率；,引言,芯片加工：从版图到裸片,是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？,人工版图设计的必要性,需要人工设计版图的场合1、数字电路版图单元库的建立2、绝大部分的数模混合电路3、其它自动布线不能满足要求的设计在Layout的过程中要受到几个因素的限制：1、设计规则（数字和模拟电路）2、匹配问题（主要针对模拟电路）3、噪声考虑（主要针对模拟电路）,设计规则,设计规则的目的是确定掩膜版的间距，它是提高器件密度和提高成品率的折衷产物。设计规则决定最小的逻辑门，最小的互连线，因此可以决定影响延迟的寄生电阻，电容等。设计规则常表达为，是最小栅长的0.5

3、倍。,影响匹配的一些因素,晶体管的匹配问题,用大小一致的晶体管把大晶体管分解为几个大小相同的晶体管所有要匹配的晶体管的电流方向要求一致所有匹配的器件都要求有相同的边界条件，如果不同，则要加虚假（dummy）器件差分对要采用共质心设计,加入虚假器件使所有的器件都有相同的边界条件,大晶体管的版图,估算结寄生电容非常重要，当需要最小化结寄生电容时，可以用两个晶体管共用一个结。,共质心设计,对于匹配十分关键的差分对，一定要求做到共质心 共质心的意思构建两个关于某一个中心点完全对称版图这样的好处在x和y方向的工艺变化被抵消掉了 电容可以用两层多晶中间夹着一层二氧化硅来实现 主要的误差源是腐蚀过度和二氧化

4、硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。,电容的匹配,电阻的匹配,多晶硅电阻：与电压无关；有较高的温度系数。扩散区或离子注入区（结,阱，或基区）：电阻较高；阻值依赖于电阻两端的电压,噪声考虑,为了最大限度减小来自于数字电路与衬底和模拟电路电源的耦合，需要采取一些特殊的措施 首先是数字电路和模拟电路必须用不同的电源线：理想的情况是数字电路和模拟电路的电源只能在片外相连，实际上往往做不到。最少要做到：如果一个压焊点既给模拟电路供电又给数字电路供电，要从该压焊点引出两条线分别给模拟电路和数字电路供电,电源线,掩蔽技

5、术,掩蔽技术可以防护来自于或者去向衬底的电容耦合。可以减小两条金属线之间的cross-talk,所设计的版图：,引言,加工后得到的实际芯片版图例子：,引言,引言,加工过程中的非理想因素制版光刻的分辨率问题多层版的套准问题表面不平整问题流水中的扩散和刻蚀问题梯度效应,引言,解决办法厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循设计者的设计准则(rule for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等,设计规则,(topological design rule),基本定义(De

6、finition),Width,Space,Space,Enclosure,Extension,Extension,Overlap,1.请记住这些名称的定义2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。,设计规则,宽度,间距,伸展,重叠,覆盖,上华0.6um DPDM CMOS工艺拓扑设计规则,N-well,active,P+implant,N+implant,poly1,metal1,contact,via,metal2,poly2,版图的层定义,High Resistor,设计规则Nwell,N阱层,设计规则Nwell,设计规则active,有源

7、层,设计规则poly1,可做MOS晶体管栅极、导线、poly-poly电容的下极板,多晶硅1,设计规则poly1,可做MOS晶体管栅极、导线、poly-poly电容的下极板,设计规则High Resistor,在Poly2上定义高阻区,设计规则High Resistor,其上禁止布线高阻层定义电阻长度Poly2定义电阻宽度,设计规则poly2,可做多晶连线、多晶电阻和poly-poly电容的上极板,多晶硅2,设计规则poly2,可做多晶连线、多晶电阻和poly-poly电容的上极板,设计规则implant,注入层,设计规则implant,设计规则contact,定义为金属1与扩散区、多晶1、多

8、晶2的所有连接！,接触孔,设计规则contact,设计规则metal1,金属1,设计规则via,定义为两层金属之间的连接孔,通孔,设计规则metal2,可用于电源线、地线、总线、时钟线及各种低阻连接,金属2,设计规则power supply line,由于应力释放原则，在大晶片上会存在与大宽度金属总线相关的可靠性问题。表现在裂痕会沿着晶片的边缘或转角处蔓延,缝隙用于宽度任何大于20m，长度大于300m的金属线。缝隙与电流方向平行,电源线,设计规则高阻多晶电阻,R=R(L-Ld)/(W-Wd)R=996欧姆Ld=1.443uWd=0.162u温度系数：-3.04E-03/度电压系数：-4.36E

9、-03/V,设计规则Poly-Poly电容,C=0.7*W*L fF,1.5,0.75,0.7,0.7,温度系数：2.1E-05/度电压系数：-7.7E-05/V,0.6,版图设计准则(Rule for performance),匹配抗干扰寄生的优化可靠性,匹配设计,在集成电路中，集成元件的绝对精度较低，如电阻和电容，误差可达20%30%由于芯片面积很小，其经历的加工条件几乎相同，故同一芯片上的集成元件可以达到比较高的匹配精度，如1%，甚至0.1%模拟集成电路的精度和性能通常取决于元件匹配精度,匹配设计,失配：测量所得的元件值之比与设计的元件值之比的偏差归一化的失配定义：设X1,X2为元件的设

10、计值，x1,x2为其实测值，则失配为：,匹配设计,失配可视为高斯随机变量若有N个测试样本1,2,N，则的均值为：方差为：,匹配设计,称均值m为系统失配称方差s为随机失配失配的分布：3失配：|m|+3 s概率99.7%,匹配设计,失配的原因随机失配：尺寸、掺杂、氧化层厚度等影响元件值的参量的微观波动(fluctuation)随机失配可通过选择合适的元件值和尺寸来减小系统失配：工艺偏差，接触孔电阻，扩散区相互影响，机械压力，温度梯度等系统失配可通过版图设计技术来降低,匹配设计,随机统计波动(Fluctuations)周围波动(peripheral fluctuations)发生在元件的边沿失配随周

11、长的增大而减小区域波动(areal fluctuations)发生在元件所覆盖的区域失配随面积的增大而减小,匹配设计,电容随机失配两个大小均为C的电容的失配：Kp和ka分别为周围波动和区域波动的贡献，均是常量一般地，电容失配与面积的平方根成反比，即容量为原来2倍，失配减小约30%不同大小电容匹配时，匹配精度由小电容决定,匹配设计,电阻随机失配两个阻值为R、宽度为W的电阻的失配：Kp和ka分别为周围波动和区域波动的贡献，均是常量一般地，电阻失配与宽度成反比，即阻值为原来2倍，失配为原来的一半不同阻值的电阻，可通过调整宽度来达到相同的匹配精度,匹配设计,晶体管匹配：主要关心元件之间栅源电压（差分对

12、）和漏极电流（电流镜）的偏差栅源电压失配为：漏极电流失配为：,Vt,k为元件间的阈值电压和跨导之差，Vgs1为第1个元件的有效栅电压，k1,k2为两个元件的跨导,对于电压匹配，希望Vgs1小一些(0.1V)，但对电流匹配，则希望Vgs1大一些(0.3V),匹配设计,晶体管随机失配在良好的版图设计条件下阈值电压跨导均与栅面积的平方根成反比,CVt和Ck是工艺参数,背栅掺杂分布的统计波动（区域波动）,线宽变化，栅氧的不均匀，载流子迁移率变化等（边沿和区域波动）,匹配设计,系统失配 工艺偏差(Process Bias)在制版、刻蚀、扩散、注入等过程中的几何收缩和扩张，所导致的尺寸误差接触孔电阻对不同

13、长度的电阻来说，该电阻所占的分额不同多晶硅刻蚀率的变化(Variations in Polysilicon Etch Rate)刻蚀速率与刻蚀窗的大小有关，导致隔离大的多晶宽度小于隔离小的多晶宽度扩散区相互影响同类型扩散区相邻则相互增强，异类型相邻则相互减弱,均与周围环境有关,匹配设计,系统失配 梯度效应压力、温度、氧化层厚度的梯度问题，元件间的差异取决于梯度和距离,匹配设计,系统失配例子 电阻电阻设计值之为2：1由于poly2刻蚀速度的偏差，假设其宽度偏差为0.1u，则会带来约2.4%的失配接触孔和接头处的poly电阻，将会带来约1.2%的失配；对于小电阻，失配会变大,2u,5u,4u,15

14、,R=R(Leff)/(Weff)R=996欧姆Wp=0.1u,匹配设计,系统失配例子 电容,假设对poly2的刻蚀工艺偏差是0.1um，两个电容的面积分别是(10.1)2和(20.1)2，则系统失配约为1.1%,匹配设计,降低系统失配的方法元件单元整数比降低工艺偏差和欧姆接触电阻的影响加dummy元件保证周围环境的对称匹配元件间距离尽量接近公用重心设计(common-centroid)减小梯度效应匹配元件与其他元件保持一定距离减小扩散区的相互影响,匹配设计,降低系统失配的例子加dummy的电阻匹配,Dummy元件宽度可以小一些,悬空会带来静电积累！,匹配设计,降低系统失配的例子一维公用重心设

15、计二维公用重心设计,匹配设计,降低系统失配的例子单元整数比(R1:R2=1:1.5)均匀分布和公用重心Dymmy元件,R1,R2,R1,R2,R2,R1,dummy,dummy,匹配设计,降低系统失配的例子单元整数比(8:1)加dummy元件公用重心布局问题：布线困难，布线寄生电容影响精度,C1,C2,匹配设计,降低系统失配的例子方向一致加dummy保证周围环境对称,M1,M2,M1,M2,D,S,D,S,M1,M2,D,S,D,S,D,S,D,S,dummy,dummy,D,S不再对称！,匹配设计,降低系统失配的例子加dummy保证多晶刻蚀速率一致,多晶刻蚀速率不一致,多晶刻蚀速率一致,匹配

16、设计,降低系统失配的例子加dummy导线保持环境对称公用重心以减小梯度效应,不对称,互为镜像,匹配设计,降低系统失配的例子叉指结构交叉耦合结构,共同点：对梯度效应和倾斜注入不敏感,关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.,匹配设计,降低系统失配的例子匹配晶体管与其他晶体管保持相当距离，以免引起背栅掺杂浓度的变化，导致

17、阈值电压和跨导的变化,d,d,d,d,d,d 2倍阱深！,抗干扰设计,数模混合电路的版图布局屏蔽滤波,抗干扰设计,数模混合集成电路中的版图布局模拟和数字电源地的分离模拟电路和数字电路、模拟总线和数字总线尽量分开而不交叉混合 根据各模拟单元的重要程度，决定其与数字部分的间距的大小次序,运放,交换机,调制电容,采样,编码逻辑,抗干扰设计,电容的屏蔽,电路中的高阻接点接上极板，以减小寄生和屏蔽干扰；电容下面用接地的阱来屏蔽衬底噪声,CAP,此地应为“干净”地！可独立接出，不与其他电路共享,抗干扰设计,敏感信号线的屏蔽,增大线间距,周围放置地线,抗干扰设计,敏感信号线的屏蔽,包围屏蔽缺点：到地的寄生电

18、容较大；加大了布线的难度,抗干扰设计,敏感电路的屏蔽用接地的保护环(guard ring)保护环应接“干净”的地N阱较深，接地后可用来做隔离,抗干扰设计,加滤波电容电源线上和版图空余地方可填加MOS电容进行电源滤波对模拟电路中的偏置电压和参考电压加多晶电容进行滤波,偏置,参考,抗干扰设计,加滤波电容电源线上和版图空余地方可填加MOS电容进行电源滤波对模拟电路中的偏置电压和参考电压加多晶电容进行滤波,P-P CAP,MOS CAP,寄生优化设计,寄生电阻和电容会带来噪声、降低速度、增加功耗等效应降低关键路径上的寄生，如放大器输入端上的寄生电阻（主要是多晶硅电阻）降低关键节点的寄生，如高阻节点和活

19、性较大的节点上的寄生电容,寄生优化设计,晶体管的寄生优化尽量减小多晶做导线的长度通过两边接栅可优化栅极串联寄生电阻通过梳状折叠可同时优化栅极电阻和漏极寄生电容,寄生优化设计,大尺寸晶体管的版图,寄生优化设计,晶体管漏极寄生电容优化漏极一般接高阻节点或活性较大的节点主要指漏极扩散区面积的优化指标：漏极面积SD与有效栅宽We之比，越小越好,寄生优化设计,晶体管漏极寄生电容优化举例ROM位线上接有大量晶体管的漏极，ROM的位线电压建立速度受到寄生电容限制,地址,位线,寄生优化设计,Contact,via与其它层的连接Contact和via与其它层连接时存在接触电阻和电流密度问题一般采用多个最小孔并联

20、的方法来减小电阻和提高可通过电流对于大面积的非金属层，接触孔的分布要均匀,晶体管,电源线,电容,可靠性设计,避免天线效应防止Latch-Up静电放电ESD保护,可靠性设计,避免天线效应天线效应：当大面积的金属1直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿。大面积的多晶硅也有可能出现天线效应,一条条长长的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etchi

21、ng），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。,在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成

22、不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。通常情况下用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，一般不大会考虑天线效应。而采用0.4um以下的工艺就不得不考虑这个问题了。,可通过插入二极管的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。DMSPDouble Metal Sin

23、gle PolyTMSPThree Metal Single Polylayout时去除antenna方法：1.某根线发生天线效应，在靠近gate地方断开该线，用高一层或高几层的连接线（一般为metal）做跳线连接。(由低到高层次顺序一般为poly1-poly2-poly3-metal1-metal2-metal3)。2.在靠近gate的地方在该线上加二极管，一般不推荐此种方法，且不能消除poly造成的antenna。,可靠性设计,避免天线效应避免措施：减小连接栅的多晶和金属1面积，令其在所接栅面积的100倍以下；采用第二层金属过渡。,可靠性设计,Latch-Up效应在N阱CMOS电路中，存在

24、寄生pnp和npn晶体管，以及N阱和衬底寄生电阻寄生pnp、npn晶体管，以及它们的基极到电源和地的寄生电阻，有可能形成正反馈回路MOS晶体管漏极的大信号摆动，通过漏极寄生电容向N阱和衬底灌入电流，形成正反馈回路的触发条件若正反馈回路的回路增益大于一，则有可能被触发而导致latch-up，从电源汲取大电流,Nwell,可靠性设计,Latch-Up效应多发生在大的数字输出Buffer（反相器）解决办法：令环路增益小于1对于版图设计来说，应增加N阱和衬底接触孔的数量和减小它们之间的距离，以降低N阱和衬底带电源和地的寄生电阻对于上华工艺，N阱和衬底接触孔间的距离不得大于36um,可靠性设计,静电放电

25、ESD保护ESD：Electrostatic Discharge人体或其他机械运动所积累的静电电压远远超过MOS晶体管的栅击穿电压集成电路需具备ESD保护电路HBM（human body model)是一种常用的测试集成电路抗静电能力的电路,Device Under Test,人体模型,可靠性设计,静电放电ESD保护集成电路中接到MOS晶体管栅极的PIN更需ESD保护，一般为输入PIN；而接到扩散区的PIN相对不易受ESD损坏，一般为输出PIN,数字Buffer的剖面结构,可靠性设计,静电放电ESD保护输入PIN的ESD保护电路目标：保证连接到核心电路的I点电压低于栅氧击穿电压D1，D2的面积

26、要大，以吸收大部分的电流，构成第一级保护Rs的典型值从几百几千欧姆，一般为多晶导线电阻或扩散区电阻，宽度要大一些，以免被大电流烧坏D3，D4与Rs一起构成第二级保护，面积可以小一些,I,可靠性设计,静电放电ESD保护输入ESD保护电路会带来寄生效应，可能会影响输入信号的带宽和增加热噪声串联保护电阻保护二极管的PN节电容对于某些输出Buffer比较小的输出PIN，也可采用上述ESD保护电路，不过串联电阻可减小至50500欧姆,一个简单的输入PAD版图（参考）,焊盘结构,p1,m1,m2,Rs,D4,D2,焊盘,本章小结,设计规则(Topological Design Rule)上华0.6um DPDM CMOS工艺拓扑设计规则符合设计规则的反相器版图设计流程版图设计准则(Rule for performance)匹配、抗干扰、寄生的优化、可靠性重点：存在的问题和解决的办法,