《VHDL培训教程》PPT课件.ppt

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1、VHDL培训教程,欢迎参加VHDL培训,VHDL培训教程,第一讲、VHDL简介及其结构第二讲、VHDL中的对象、操作符、数据类型第三讲、VHDL中的控制语句及模块第四讲、状态机的设计,第一讲、VHDL简介及其结构,通过本课的学习您可以了解以下几点1、VHDL 的基本概念2、VHDL的基本结构3、VHDL的设计初步,VHDL-VHSIC Hardware Decription Language 其中VHSIC-Very High Speed Integrated Circuit电子设计自动化的关键技术之一是要求用形式化方法来描述硬件系统。VHDL适应了这种要求。,什么是VHDL,VHDL和Ver

2、ilog HDL,Verilog HDL：另一种硬件描述语言，由Verilog 公司开发，1995年成为IEEE标准。优点：简单、易学易用 缺点：功能不如VHDL强大，仿真工具少VHDL：1987年成为IEEE标准 优点：功能强大、通用性强。缺点：难学,VHDL的发展历史,起源于八十年代，由美国国防部开发两个标准:1、1987年的 IEEE 1076（VHDL87）2、1993年进行了修正（VHDL93）,VHDL在电子系统设计中的应用,电子系统的设计模块,VHDL在电子系统设计中的应用,电子系统设计的描述等级1、行为级2、RTL级（Register transfer level）3、逻辑门级

3、4、版图级用VHDL可以描述以上四个等级,VHDL在电子系统设计中的应用,系统设计的描述等级-制版级,VHDL在电子系统设计中的应用,系统设计的描述等级-逻辑门级,VHDL在电子系统设计中的应用,系统设计的描述等级-RTL级,VHDL在电子系统设计中的应用,系统设计的描述等级-行为级,如何使用VHDL描述硬件实体,library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity count is port(clock,reset:in STD_LOGIC;dataout:out STD_LOGIC_V

4、ECTOR(3 downto 0);end count;architecture behaviorl of count is signal databuffer:STD_LOGIC_VECTOR(3 downto 0);begin dataout=databuffer;process(clock,reset)begin if(reset=1)then databuffer=0000;elsif(clockevent and clock=1)then if databuffer=1000 then databuffer=0000;else databuffer=databuffer+1;end

5、if;end if;end process;end behavioral;,VHDL结构要点,1、ENTITY（实体）格式：Entity 实体名 IS 类属参数说明 端口说明 End Entity；其中端口说明格式为：PORT(端口名1，端口名N：方向：类型）其中方向有:IN,OUT,INOUT,BUFFER,LINKAGE,VHDL结构要点,注意简单地说 In 不可以出现在=或:=的左边 out不可以出现在=或:=的右边 buffer可以出现在=或:=的两边,In 信号只能被引用,不能被赋值out 信号只能被赋值,不能被引用buffer 信号可以被引用,也可以被赋值,VHDL结构要点,例子(

6、HalfAdd),其内部结构将由Architecture来描述,VHDL结构要点,2、Arcthitecture（构造体）格式：Arcthitecture 构造体名 of 实体名 is 定义语句 内部信号、常数、元件、数据类型、函数等的定义 begin 并行处理语句和block、process、function、procedure end 构造体名；,VHDL结构要点,例子(HalfAdd),VHDL结构要点,例子(FullAdd)（学习如何调用现有模块）,VHDL结构要点,实例(FullAdd)-entity,VHDL结构要点,实例(FullAdd)-architecture,VHDL中的设

7、计单元,除了entity(实体)和architecture(构造体)外还有另外三个可以独立进行编译的设计单元Package（包集合）属于库结构的一个层次，存放信号定义、常数定义、数据类型、元件语句、函数定义和过程定义。Package Body 具有独立对端口(port)的packageconfiguration（配置）描述层与层之间的连接关系以及实体与构造体之间关系。,VHDL中的设计单元,VHDL中的设计单元（可以独立编译）,Library 库的概念,STD库-VHDL的标准库IEEE库-VHDL的标准库的扩展面向ASIC的库-不同的工艺不同公司自定义的库普通用户自己的库,库：数据的集合。内

8、含各类包定义、实体、构造体等,Library 库的概念,用户自己的库 当您的VHDL文件被编译后，编译的结果储存在特定的目录下，这个目录的逻辑名称即Library，此目录下的内容亦即是这个Library的内容。,Package 包的概念,Package（包）,VHDL中的结构关系,结构关系,VHDL简介及其结构,本讲结束下一讲:VHDL中的对象、操作符、数据类型,第二讲、VHDL对象、操作符、数据类型,通过本课的学习您可以了解以下几点1、VHDL 的基本类型2、如何在VHDL中定义类型3、VHDL 的信号定义4、如何在VHDL中对信号赋值5、VHDL中的操作符,VHDL对象、操作符、数据类型,

9、对象object 对客观实体的抽象和概括VHDL中的对象有：1、Constant（常量）在程序中不可以被赋值 2、Variable（变量）在程序中可以被赋值(用“:=”)，赋值后立即变化为新值。3、Signal（信号）在程序中可以被赋值(用“=”)，但不立即更新，当进程挂起后，才开始更新。,VHDL对象、操作符、数据类型,VHDL中的对象使用：variable x，y：integer；-定义了整数型的变量对象x，y constant Vcc：real；-定义了实数型的常量对象Vcc signal clk，reset：bit；-定义了位类型的信号对象clk，reset,VHDL中的对象使用,注意

10、1、variable只能定义在process和subprogram（包括function和procedure）中，不可定以在其外部。2、signal不能定义在process和subprogram（包括function和procedure）中，只可定以在其外部。,VHDL对象、操作符、数据类型,对象的属性 类似于其它面向对象的编程语言如VB、VC、DELPHI 用法格式：对象 属性 例 子：clkevent-表明信号clk的event属性 常用的属性：Signal 对象的常用属性有：event：返回boolean值，信号发生变化时返回true last_value：返回信号发生此次变化前的值 l

11、ast_event：返回上一次信号发生变化到现在变化的间隔时间,VHDL对象、操作符、数据类型,Signal 对象的常用属性有：接上页delayed(时延值):使信号产生固定时间的延时并返回stable(时延值):返回boolean,信号在规定时间内没有变化返回truetransaction:返回bit类型，信号每发生一次变化，返回值翻转一次,例子：A=Bdelayed(10 ns)；-B延时10ns后赋给A；if（BStable(10 ns)）；-判断B在10ns中是否发生变化,VHDL对象、操作符、数据类型,信号的event和last_value属性经常用来确定信号的边沿,属性应用,例如：

12、判断clk的上升沿if（(clkevent)and(clk=1)and(clklast_value=0)）then判断clk的下降沿if（(clkevent)and(clk=0)and(clklast_value=1)）then,VHDL 的基本类型,1、bit(位)：0 和12、bit-Vector(位矢量)：例如：001103、Boolean“ture”和“false”4、time 例如：1 us、100 ms，3 s5、character 例如：a、n、1、06、string 例如：“sdfsd”、”my design”7、integer 32位例如：1、234、-21342348、re

13、al 范围-1.0E38+1.0E38 例如：1.0、2.834、3.14、0.0,VHDL 的基本类型,9、natural 自然数 和 positive 正整数10、senverity level（常和assert语句配合使用）包含有：note、warning、error、failure 以上十种类型是VHDL中的标准类型，在编程中可以直接使用。使用这十种以外的类型，需要自行定义或指明所引用的Library(库)和Package(包)集合,VHDL 的基本类型,例子一,VHDL 的基本类型和赋值,例子二,VHDL 的基本类型和赋值,例子三,例子中信号Z有两个驱动A和B；Z必须定义为一种新的数

14、据类型，否则Z将无法决定取值，语句视为非法。,VHDL 的基本类型和赋值,例子四,VHDL 的基本类型和赋值,例子五,要点：赋值语句中的方向应和声明中的方向一样,VHDL 的基本类型和赋值,连接操作符-使用&,VHDL 的基本类型和赋值,集合操作-使用（）,VHDL 的基本类型和赋值,集合操作-采用序号,VHDL 的基本类型和赋值,集合操作-采用others,在VHDL中定义自己的类型,通用格式 TYPE 类型名 IS 数据类型定义 用户可以定义的数据类型枚举类型enumberated、整数型integer、实数型real、数组类型array、纪录类型record、时间类型time、文件类型f

15、ile、存取类型access,在VHDL中定义自己的类型,枚举类型enumberated格式 type 数据类型名 is（元素，元素.）;例子 type week is(sun,mon,tue,thu,fri,sat);type std_logic is(1,0,x,z);,在VHDL中定义自己的类型,整数类integer和实数类real格式 type 数据类型名 is 数据类型定义 约束范围;例子 type week is integer range 1 to 7;type current is real range-1E4 to 1E4,在VHDL中定义自己的类型,数组类型array格式

16、type 数据类型名 is array 范围 of 元数据类型名例子 type week is array(1 to 7)of integer;type deweek is array(1 to 7)of week;,在VHDL中定义自己的类型,时间类型time格式 type 数据类型名 is 范围 units 基本单位;单位;end units,在VHDL中定义自己的类型,时间类型例子 type time is range-1E18 to 1E18 units us;ms=1000 us;sec=1000 ms;min=60 sec;end units,注意：引用时间时，有的编译器要求量 与

17、单位 之间应有一个空格如：1 ns；不能写为1ns；,在VHDL中定义自己的类型,纪录类型record格式 type 数据类型名 is recoerd 元素名:数据类型名;元素名:数据类型名;.end record;,在VHDL中定义自己的类型,纪录类型的例子type order is record id:integer;date:string;security:boolean;end record;引用:signal flag:boolean;signal order1:order;order1=(3423,”1999/07/07”,true);flag=order1.security;,I

18、EEE 1164中定义的类型,std_ulogic 是对位(bit)类型的扩展,只允许一个驱动源,IEEE 1164中定义的类型,Std_logic同std_ulogic 一样有九个状态,允许一个或多个驱动源,IEEE 1164中定义的类型,Std_unlogic_vector和std_logic_vector,IEEE 1164中定义的类型,Std_unlogic、std_ulogic_vector std_logic_vector和 std_unlogic_vector 类型均定义在package(包)standard_logic_1164中在使用这四种类形时应加以说明,例如:librar

19、y ieee;use ieee.std_logic_1164.all;注:standard_logic_1164位于IEEE库中,类型使用例子,例子一(声明使用的库和包),类型使用例子,例子二 std_ulogic 和std_logic的区别,类型使用例子,练习一:下面那一个是正确的,3,VHDL中的操作符,分类 1、逻辑操作符 2、关系操作符 3、数学运算符,VHDL中的操作符,1、逻辑操作符有：,VHDL中的操作符,逻辑操作符的应用类型,VHDL中的操作符,逻辑操作符的应用例子,VHDL中的操作符,2、关系运算符有,VHDL中的操作符,关系运算符的应用,ARRAY（数组）没有数字概念，数组

20、“111”不等于7,VHDL中的操作符,3、数学运算符,注意:上述运算符应用于 integer，real，time 类型，不能用于vector(如果希望用于vector,可以使用库IEEE的std_logic_unsigned包,它对算术运算符进行了扩展),VHDL中的操作符,VHDL中的操作符应用要点 1、VHDL属于强类型，不同类型之间不能进行运算和赋值，可以进行数据类型转换 2、vector不表示number 3、array 不表示number,VHDL中的操作符,本讲结束下一讲:VHDL中的控制语句及模块,第三讲VHDL中的控制语句及模块,通过本讲您将会学到1、Block的编写2、Pr

21、ocess的编写3、function 和 procedure的编写4、VHDL中的流程控制语句的书写,VHDL中的控制语句及模块,回顾第一讲的内容,VHDL中的控制语句及模块,基本概念1、并行处理（concurrent）语句的执行与书写顺序无关，并行块内的语句时同时执行的2、顺序处理（sequential）语句的执行按书写的先后次序，从前到后顺序执行。这种方式和其他普通编程语言(如c，pascal)是一样的。,VHDL中的控制语句及模块,Architecture 中的语句及子模块之间是并行处理的子模块block中的语句是并行处理的子模块process中的语句是顺序处理的子模块subprogra

22、m中的function和procedure是顺序处理的,VHDL中的architecture,Arcthitecture（构造体）的格式为：（第一讲）Arcthitecture 构造体名 of 实体名 is 定义语句 内部信号、常数、元件、数据类型、函数等的定义 begin 并行处理语句和block、process、function、procedure end 构造体名；,Architecture中的Block,Block格式 块名：BLOCK 定义语句 begin 并行处理语句concurrent statement end block 块名,Architecture中的Block,条件Bl

23、ock格式 块名：BLOCK（布尔表达式）定义语句 begin 并行处理语句concurrent statement 信号=guarded 信号,延时;end block 块名,Architecture中的Block,Block 例子 myblock1：block（clk=1）signal：qin：bit：=0；begin qout=guarded qin;end block myblock1,myblock2：block begin qout=qin;end block myblock2,Architecture中的process,Process格式进程名：process（触发信号列表）定义

24、语句；begin 串行处理语句sequential statement；end process,Architecture中的process,process例子 exp1：process（clk，qin）variable：qin：bit：=0；begin qout=qin;end process,exp2：process begin wait on clk,qin；qout=qin;end process,process例子-值的更新,分析：当A、B、C、D中任一信号发生变化时，进程将开始执行，当执行 Z=A and B 后,Z 的值不会立即变化；同理执行 Z=C and D 后Z 的值也不会立

25、即变化。当执行end process后，Z 的值才开始更新，同时系统挂起开始等待敏感信号。,Architecture中的process,Process中敏感信号列表的普遍原则是：在process中，其值被引用的信号应当出现在敏感信号列表中,例子；二选一的选择器：A、B为输入信号；SEL为选路信号；Z为输出信号；,不符和设计要求,Architecture中的subprogram,Function（函数）格式：function 函数名（参数1，参数2.）定义语句 return 数据类型名 is 定义语句 begin 顺序执行语句 return 返回变量名 end 函数名,Architecture中

26、的subprogram,Function 例子function max（a，b：bit）return boolean is variable：flag：boolean；begin if（a=b）then flag=true；end ifreturn flag；end max,Function 中的参数不用说明方向(因为只有一种方向in),Architecture中的subprogram,procedure（过程）格式：procedure 过程名（参数1，参数2.）is 定义语句 begin 顺序执行语句 end 过程名,Architecture中的subprogram,Procedure例子p

27、rocedure max（a，b：in bit；flag：out boolean）isbegin if（a=b）then flag=true；end ifend max；,顺序执行语句sequential statement,Wait语句assert语句If 语句case语句for loop语句while 语句,顺序执行语句sequential statement,Wait语句书写格式 wait；-无限等待 wait on 信号列表-等待信号变化 wait until 条件；-等待条件满足 wait for 时间值；-等待时间到 功能 wait语句使系统暂时挂起(等同于end process)

28、，此时，信号值开始更新。条件满足后，系统将继续运行。,顺序执行语句sequential statement,Wait语句例子process（a，b）begin y=a and b;end process,process begin wait on a,b;y=a and b;end process,等同于,process（a，b）begin 错误 如果process中已有敏感信号 wait on a，b；进程中不能使用wait 语句 y=a and b;end process,顺序执行语句sequential statement,Wait语句例子如果process中没有敏感信号列表，其进程中也

29、没有wait 语句，则process中的程序代码循环执行,process begin clk=not clk after 50 ns;end process,功能：产生频率为100 ns的clk信号,顺序执行语句sequential statement,Assert语句格式 assert 条件 report 输出信息 severity 说明：条件为true 时执行下一条语句，为false 时输出错误信息和错误的严重级别例子.assert（sum=100）report“sum/=100”severity error；next statement.,顺序执行语句sequential stateme

30、nt,If 语句格式 if 条件 then 顺序执行语句 else 顺序执行语句 end if,if 条件 then 顺序执行语句elsif 顺序执行语句elsif 顺序执行语句.elseend if,顺序执行语句sequential statement,If 语句例子,顺序执行语句sequential statement,Case 语句格式,Case 表达式 is when 条件表达式=顺序处理语句 when 条件表达式=顺序处理语句.when others=顺序处理语句end case,原则:1、完全性:表达式所有可能的值都必须说明，可以用 others 2、唯一性:相同表达式的值只能说明

31、一次,顺序执行语句sequential statement,Case 语句例子,条件表达式可以有多种形式,顺序执行语句sequential statement,Case 语句例子,顺序执行语句sequential statement,For loop 语句格式,For 循环变量 in 范围 loop顺序处理语句end loop,注意:循环变量不需要定义(声明);例子中 i 不需要定义,For loop 语句例子,For i in 1 to 10 loop sum=sum+1;end loop,顺序执行语句sequential statement,在loop语句中可以用next来跳出本次 循环，

32、也可以用exit 来结束整个循环状态 next 格式：next 标号 when 条件；exit 格式：exit 标号 when 条件；,For i in 1 to 10 loop sum=sum+1;next when sum=100；end loop,For i in 1 to 10 loop sum=sum+1;exit when sum=100；end loop,顺序执行语句sequential statement,While 语句格式,while 条件 loop顺序处理语句end loop,While i10 loop sum=sum+1;i=i+1;end loop,While 语句

33、例子,并行处理语句concurrent statement,1、信号赋值操作2、带条件的信号赋值语句3、带选择的信号赋值语句,并行处理语句concurrent statement,信号赋值操作符号“=”进行信号赋值操作的，它可以用在顺序执行语句中，也可以用在并行处理语句中注意 1、用在并行处理语句中时，符号=右边的值是此条语句的敏感信号，即符号=右边的值发生变化就会重新激发此条赋值语句，也即符号=右边的值不变化时，此条赋值语句就不会执行。如果符号=右边是常数则赋值语句一直执行。2、用在顺序执行语句中时，没有以上说法。,并行处理语句concurrent statement,赋值语句例子,Mybl

34、ock:Block begin clr=1 after 10 ns;clr=0 after 20 ns;end block myblock,process begin clr=1 after 10 ns;clr=0 after 20 ns;end block myblock,程序执行10 ns后clr 为1，又过 10 ns后 0赋给了clr，此时clr 以前的值1并没有清掉，clr将出现不稳定状态,程序执行10 ns后clr 为1，又过 20 ns后 clr的值变为0，,并行处理语句concurrent statement,条件信号带入语句格式 目的信号量=表达式1 when 条件1 els

35、e 表达式2 when 条件2 else 表达式3 when 条件3.else 表达式4,注意：最后的Else 项是必须的;满足完全性和唯一性,并行处理语句concurrent statement,条件信号带入语句例子,Block begin sel=b end block,并行处理语句concurrent statement,选择信号带入语句格式 with 表达式 select 目的信号量=表达式1 when 条件1，表达式2 when 条件2，.表达式n when 条件n；,并行处理语句concurrent statement,选择信号带入语句例子,Block begin with sel

36、 select q=ain when sel=“00”，bin when sel=“01”，cin when sel=“10”，din when sel=11”xx;when others；end block,顺序执行语句和并行处理语句,顺序执行语句和并行处理语句总结1、顺序执行语句 wait、assert、if-else、case、for-loop、while语句只能用在process、function 和 procedure 中；2、并行处理语句（条件信号带入和选择信号带入）只能用在architecture、block中；,其它语句,Generic语句enttity and2 is gen

37、eric(rise:time:=10 ns);port(a,b:in nit;c:out bit);end and2;architecture behav of and2 isbegin c=(a xor b)after(rise);end behav,enttity testand2 is port(ain,bin:in nit;cout:out bit);end testand2;architecture behav of testand2 is component and2 generic(rise:time);port(a,b:in nit;c:out bit);end compone

38、nt;begin c=(a xor b)after(rise);u0:and2 generic map(20 ns)port map(ain,bin,cout);end behav,一些例子,Signal A,B,C,Y,Z,M,N:integer;Signal M,N:integer;begin process(A,B,C)begin M=A;N=B;Z=M+N;M=C;Y=M+N;end process,问题：Z和 Y的最终取值是什么？,信号值的更新在进程挂起时，(M+N),一些例子,变量值的更新立即发生,一些例子,Z 和 Y最终取什么值；,（C+B）；M的变化将重新激发进程运行；,结束语

39、,祝贺您完成了VHDL基本内容的学习，希望您在实践过程中能学到更多！下一讲:状态机的设计,第四讲、状态机的设计,概念一类十分重要的时序电路许多数字电路的核心部件,状态机概述,状态机的结构：A、组合逻辑部分（状态译码器和输出译码器）B、寄存器部分各部分的功能 1、状态译码器 确定状态机的下一个状态 2、输出译码器 确定状态机输出 3、状态寄存器 存储状态机的内部状态,状态机的结构,状态译码器,状态寄存器(当前状态),输出译码器,输入,信号输出,状态输出,状态机的基本操作,1、状态的转换 下一个状态由译码器根据当前状态和输入条件决定。2、输出信号的产生 输出信号由译码器根据当前状态和输入条件决定,

40、状态机的时序,同步时序状态机 由时钟信号触发状态的转换和信号的输出异步时序状态机 状态的转移和输出不与时钟信号同步,注意：可综合的状态机设计要求使用同步状态机,状态机的设计,在产生输出的过程中，由是否使用输入信号可以决定状态机的类型两种类型1、米里（mealy）状态机-使用输入信号2、莫尔（moore）状态机-不使用输入信号,状态机的类型,状态一,状态二,状态一,状态二,ain=1,莫尔moore状态机,米里mealy状态机,用状态图表示如下：,状态机的表达方式,1、状态图2、状态表3、流程图,三种表达方法是等价的，可以相互转换,状态机的设计,3进制计数器,状态机的设计,序列检测器(1110010),S1,S2,S8,S3,S4,S7,S6,S5,1,1,1,0,0,1,0/1,0,0,1,1,0,1,0,1,VHDL上机指导,编译和仿真工具 OR-CAD或ACTIVE-VHDL本次培训采用ACTIVE-VHDLACTIVE-VHDL自带教程 目录:.Active VHDLbookAvhdl.htm,