VerilogHDL语言编写的电子秒表.ppt

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1、电子秒表,Verilog HDL语言,本设计是用Verilog HDL语言编写的电子秒表，精度为0.01秒，用两个按键来操作秒表（开始/暂停按键和重置按键），并用四段数码管显示。程序中的数码管驱动模块是根据BASYS 2开发板数码管电路编写的。,代码如下:/总模块module miao_biao(rest,clk,a_to_g,A_TO_D,kon,clk001);input wire rest;/复位input wire clk;/50M时钟output wire clk001;/输出0.01S的脉冲wire 3:0q0;/每一位上的数据,公四位wire 3:0q1;wire 3:0q2;w

2、ire 3:0q3;wire Q0;/每一位计到0后，Q变为1，作为下一片的脉冲信号wire Q1;wire Q2;output wire 6:0a_to_g;output wire 3:0A_TO_D;input wire kon;Wire clk001out;/以上是各个网络的定义，clk001可以不用当做输出,/以下是各个模块的连接，以及各个模块的调用assign Q0=(q00|q01|q02|q03);assign Q1=(q10|q11|q12|q13);assign Q2=(q20|q21|q22|q23);jian_kong jian_kong0(rest,kon,clk001

3、,clk001out);cp_001s cp_001s0(rest,clk,clk001);count4 count4_0(clk001out,rest,q0);count4 count4_1(Q0,rest,q1);count4 count4_2(Q1,rest,q2);count4 count4_3(Q2,rest,q3);shumaguan shumaguan0(a_to_g,A_TO_D,clk,q3,q2,q1,q0);Endmodule/到此总模块结束,module count4(a,clr,q);/计数器，从9计到0input wire a;input wire clr;outp

4、ut reg 3:0q;always(posedge a or posedge clr)beginif(clr=1)q=0;else if(q=9)q=0;elseq=q+1;endendmodule/该模块的十进制计数器，每一位的数据由一个该计数器提供,Module shumaguan(a_to_g,A_TO_D,clk,qian,bai,shi,ge);/数码管驱动output reg 6:0a_to_g;output reg 3:0A_TO_D;input wire clk;input wire 3:0qian;input wire 3:0bai;input wire 3:0shi;in

5、put wire 3:0ge;reg 3:0duan;reg 1:0wei;reg a;reg 16:0q;always(posedge clk)beginif(q=49999)beginq=0;a=a;endelseq=q+1;end,always(*)/7位段译码case(duan)0:a_to_g=7b0000001;1:a_to_g=7b1001111;2:a_to_g=7b0010010;3:a_to_g=7b0000110;4:a_to_g=7b1001100;5:a_to_g=7b0100100;6:a_to_g=7b0100000;7:a_to_g=7b0001111;8:a_

6、to_g=7b0000000;9:a_to_g=7b0000100;default:a_to_g=7b0000001;endcase,always(*)/4位位选译码case(wei)3:beginA_TO_D=4b1110;duan=qian;end2:beginA_TO_D=4b1101;duan=bai;end1:beginA_TO_D=4b1011;duan=shi;end0:beginA_TO_D=4b0111;duan=ge;enddefault:A_TO_D=4b1110;endcasealways(posedge a)/四个状态循环if(wei=3)wei=0;elsewei=

7、wei+1;endmodule/到此数码管驱动模块结束,module cp_001s(rest,clk,a/产生0.01秒的脉冲，用来驱动计时);input rest;input clk;output reg a;reg 20:0q;always(posedge clk or posedge rest)begin if(rest=1)begin q=0;a=0;end else if(q=249999)beginq=0;a=a;end elseq=q+1;endendmodule,module jian_kong(rest,kon,clk001,clk001out);/开始与暂停按键的控制电路

8、input rest;input kon;input clk001;output clk001out;wire k;wire d;assign d=k;assign clk001out=kendendmodule/到此程序全部结实,/在BASYS 2开发板上的管脚配置，最后一句不能缺少/按键G12为重置按键，按键C11为开始/暂停按键#PlanAhead Generated physical constraints NET A_TO_D3 LOC=F12;NET A_TO_D2 LOC=J12;NET A_TO_D1 LOC=M13;NET A_TO_D0 LOC=K14;NET a_to_g6 LOC=L14;NET a_to_g5 LOC=H12;NET a_to_g4 LOC=N14;NET a_to_g3 LOC=N11;NET a_to_g2 LOC=P12;NET a_to_g1 LOC=L13;NET a_to_g0 LOC=M12;NET clk LOC=B8;NET clk001 LOC=M5;NET kon LOC=C11;NET rest LOC=G12;NET kon CLOCK_DEDICATED_ROUTE=FALSE;,